• 정보보호학회논문지
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• 제24권4호
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• pp.753-763
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• 2014

최근 금융기관 및 대형 유통업체 등에서 대량의 개인정보유출사고가 연이어 발생하고, 그 피해는 날로 늘어나는 추세에 있다. 이에 따라 개인식별정보를 암호화하도록 강제하는 등 규제가 강화되고 있다. 이러한 개인정보를 암호화하는데 있어서 효율적인 기술이 형태보존암호화이다. 일반적인 암호화방식은 입력 데이터 길이보다 출력 데이터 길이가 확장되며 형태가 변경된다. 형태보존암호화는 입력 데이터의 길이와 형태를 보존해주기 때문에 데이터베이스 및 응용프로그램 수정을 최소화하는 효율적인 방식이다. 본 논문에서는 블록암호 운영모드를 이용한 개인정보 암호화에 효율적인 형태보존암호화방식을 새롭게 제안한다.

• 정보보호학회논문지
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• 제22권2호
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• pp.201-211
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• 2012

본 논문에서는 단일 FPGA를 이용한 SATA 하드디스크용 Full Disk Encryption 연산기를 제안하고, 해당 연산기를 FPGA기반 테스트용 보드에 구현하여 실험한 결과를 제시한다. 제안하는 연산기는 크게 디스크 암호화 표준알고리즘인 IEEE P1619 (XTS-AES) 연산블록과, SATA Host (PC)와 Device (HDD)간의 정합 기능을 담당하는 SATA 인터페이스 블록으로 구성된다. 고속 암복호 연산기능을 담당하는 XTS-AES 암호 연산블록은 암복호 기능추가로 인한 속도저하를 최소화하기 위해 매 4 클록 사이클마다 1 블록 암호화를 처리하도록 4단 파이프라이닝구조로 설계하여 최대 4.8Gbps의 암복호 성능을 가진다. 또한 전체 연산기를 Xilinx사의 ML507 FPGA 개발보드에 구현하여, Windows XP 32비트 환경에서 SATA II 하드디스크(7200rpm)에 대해 암호화 장치없이 직접 연결했을 때와 동등한 속도인 최대 140MB/sec 읽기/쓰기 성능을 나타내었다. 따라서, 제안하는 연산기는 단일 FPGA를 이용하여 속도저하 없는 Full Disk Encryption 기능 구현이 가능함을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권2호
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• pp.33-40
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• 2016

최근 소셜 네트워크 서비스(SNS)의 발전으로 빅데이터가 출현하였고, 이를 분석하기 위한 분산 병렬 플랫폼으로 하둡이 개발되었다. 하둡을 사용하는 기업은 개인적인 정보가 포함된 데이터를 분석하여 마케팅 등에 활용하고 있다. 이에 따라, 하둡에 저장된 센서티브(sensitive) 데이터의 유출을 방지하기 위한 데이터 암호화 연구가 수행되었다. 하지만 기존 데이터 암호화에 대한 연구는 국외 표준인 AES 암호화 알고리즘만을 지원하는 한계점이 존재한다. 한편 정부에서는 데이터 암호화 알고리즘으로 ARIA 알고리즘을 국내 표준으로 지정하였다. 본 논문에서는 하둡 상에서 ARIA 알고리즘을 이용한 HDFS 데이터 암호화 기법을 제안하였다. 첫째, 제안하는 암호화 기법은 하둡의 분산 컴퓨팅 환경에서 ARIA 암호화 및 복호화를 수행하는 HDFS 블록 분할 컴포넌트를 제공한다. 둘째, 제안하는 암호화 기법은 데이터의 마지막 블록이 128비트 단위의 데이터가 아닐 경우, 더미(dummy) 데이터를 추가하여 암호화 및 복호화를 수행하는 가변길이 데이터 처리 컴포넌트를 제공한다. 마지막으로 성능 평가를 통해, 제안하는 ARIA 기반 암호화 기법이 텍스트 문자열 처리 응용 및 과학 데이터 분석 응용에서 효과적으로 사용될 수 있음을 보였다.

• 한국컴퓨터정보학회논문지
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• 제12권2호
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• pp.63-70
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• 2007

DES는 64비트의 평문을 64비트의 암호문으로 암호화하는 블록 사이퍼 암호 시스템으로 1976년 표준으로 채택되어 20년 동안 전세계적으로 널리 쓰여왔다. 그러나 하드웨어와 암호 해독 기술의 발달로 인해 취약점이 드러난 DEB는 더 이상 안전하지 않기 때문에 암호화 강도를 높인 새로운 암호 시스템이 요구되었다. 이에 따라 여러 가지 방법이 제안되었으며, 그 중에서 NG-DES[1]에서는 키 길이의 확장과 비선형 f함수를 사용하여 기존 DES보다 암호화 강도를 높일 수 있었다. NG-DES는 기존의 DES를 64비트에서 128비트로 확장하면서 각 라운드에 사용되는 Fiestel 구조 또한 확장하였는데. 이 구조는 각 평문 비트 변화가 전체 암호문 비트에 영향을 미치지 못하는 단점을 가지고 있다. 본 논문에서는 NG-DES에서 제안된 확장 Fiestel 구조에서 라운드 간의 입출력 연결을 효과적으로 교차시킴으로써 혼돈과 확산을 증가시켜 암호화 강도를 높인 암호 시스템을 제안한다.

• 인터넷정보학회논문지
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• 제18권5호
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• pp.1-8
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• 2017

LEA(Lightweight Encryption Algorithm)는 2013년 국가보안연구소(NSRI)에서 빅데이터 처리, 클라우드 서비스 및 모바일 환경에 적합하도록 개발되었다. LEA는 128비트 메시지 블록 크기와 128비트, 192비트 및 256비트 키(Key)에 대한 암호화 방식을 규정하고 있다. 본 논문에서는 128비트 메시지를 암호화하고 복호화할 수 있는 LEA 블록 암호 알고리즘을 Verilog-HDL을 사용하여 설계하였다. 설계된 LEA 암.복호화 IP는 Xilinx Vertex5 디바이에서 약 164MHz에서 동작하였다. 128비트 키 모드에서 최대 처리율은 874Mbps이며, 192비트 키 모드에서는 749Mbps 그리고 256비트 키 모드에서는 656Mbps이다. 본 논문에서 설계된 암호 프로세서 IP는 스마트 카드, 인터넷 뱅킹, 전자상거래 및 IoT (Internet of Things) 등과 같은 모바일 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국컴퓨터정보학회논문지
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• 제13권4호
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• pp.169-175
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• 2008

현재의 블록 암호화 알고리즘은 암호화키 값을 변환하지 않고 설계되며, 각각의 블록의 라운드 함수들을 적용하며 암호화한다. 그러므로, 반복적인 라운드 구조의 블록암호화 기법을 위한 가장 강력한 방법들인 차분 암호 분석법 또는 선형 암호 분석법에 의해 평문이나 암호화키는 쉽게 노출된다는 취약점을 가지고 있다. 다이내믹 암호는 키의 크기, 라운드의 수, 그리고 평문의 길이가 동시에 측정될 수 있는 특성을 가지고 있다. 다이내믹 네트워크는 대칭적 블록 암호들에 대한 네트워크들 속에서 이러한 특성들을 만족시키는 독특한 네트워크이다. 우리는 중간 결과에 의한 공격, 선형 암호 분석법, 그리고 차분 암호 분석법에 대한 다이내믹 네트워크의 강력함을 분석한다. 또한, 본 논문에서 대칭적인 블록 암호를 위한 다이내믹 네트워크라 불리는 새 네트워크 방식을 제안한다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.406-414
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• 2005

본 논문에서는 동력학적 특성이 좋은 PLCM(Piecewise Linear Chaotic Map)을 이용한 128비트의 키와 128비트 평문 블록의 카오스 블록 암호화 기법을 제한한다. 본 논문에서 제안한 기법은 128비트의 키를 PLCM을 이용해서 4개의 32비트 서브키로 이루어진 세션 키 생성하는 키 생성과정과 128비트 평문을 4개로 나눈 32비트 서브 블록들과 4개의 서브키와의 XOR(Exclusive-OR)된 값을 PLCM의 초기 값과 반복회수로 사용해서 암호문을 생성하는 암/복호화 과정으로 이루어져 있다. 본 논문에서는 제안한 기법이 실험 결과와 안전성 분석을 통해 여러 가지 통계적 공격에 매우 강하고 Avalanche Effect와 Randomness 특성이 매우 좋음을 보여준다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• Journal of Information Processing Systems
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• 제11권2호
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• pp.266-279
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• 2015

In this paper, we propose a novel block cipher mode of operation, which is known as the counter chain (CC) mode. The proposed CC mode integrates the cipher block chaining (CBC) block cipher mode of operation with the counter (CTR) mode in a consistent fashion. In the CC mode, the confidentiality and authenticity of data are assured by the CBC mode, while speed is achieved through the CTR mode. The proposed mode of operation overcomes the parallelization deficiency of the CBC mode and the chaining dependency of the counter mode. Experimental results indicate that the proposed CC mode achieves the encryption speed of the CTR mode, which is exceptionally faster than the encryption speed of the CBC mode. Moreover, our proposed CC mode provides better security over the CBC mode. In summary, the proposed CC block cipher mode of operation takes the advantages of both the Counter mode and the CBC mode, while avoiding their shortcomings.

• 한국정보전자통신기술학회논문지
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• 제3권2호
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• pp.58-63
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• 2010

암호화 작업은 많은 연산시간을 요한다. 본 논문에서는 암호화에 수반되는 연산시간을 분석하기 위해 평문의 압축과 가변의 블록 크기, 라운드 횟수의 사용자 설정 및 단계별 작업과정의 선택적 적용 등의 네 가지 원리에 기초해서 AES 구조를 확장하였다. 실험은 C++로 수행하였으며 실험을 통해 최적의 입력 블록 크기를 도출하였다.