• 한국시뮬레이션학회논문지
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• 제18권2호
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• pp.9-17
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• 2009

얼굴인식이 널리 사용되기 시작하면서, 얼굴 데이터베이스는 많은 양의 얼굴정보를 담게 되었다. 이러한 얼굴 데이터의 증가로 인하여 분산처리 방법을 이용한 얼굴인식이 주요 주제로 대두되고 있다. 하지만 기존 방법에서는 대용량의 데이터를 전송하는 방법에 대한 논의가 부족하다. 이에 본 논문은 분산처리 환경에서 퍼지로직 기반 비트압축률 선택을 통한 얼굴인식을 제안한다. 제안한 방법은 얼굴인식률, 얼굴인식 수행시간, 전송된 비트 길이를 바탕으로 퍼지추론을 하여 효과적인 압축률을 선택한다. 우리는 제안한 방법과 압축을 하지 않은 데이터, 고정 압축률을 적용한 데이터에 따른 얼굴인식률과 얼굴인식 수행시간을 측정하여 비교하였다. 실험 결과는 퍼지로직 기반 압축률 선택이 수행시간을 감소시키면서도 합리적인 인식률을 유지하는 효과가 있음을 보여준다.

• 전자공학회논문지A
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• 제31A권6호
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• pp.188-198
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• 1994

The distributed arithmetic approach has been commonly recognized as an efficient method to implement the inner-product type of computation with fixed coefficients such as DCT/IDCT. This paper presents a novel architecture and the implementation of 2-D DCT/IDCT VLSI chip based on distributed arithmetic. The main feature of the proposed architecture is a fully 2-bit serial pipeline and parallel structure with memory-based signal processing circuitry, which is efficient to the implementation of the bit-serial operation of distributed arithmetic. All modules of the proposed architecture are designed with NP-dynamic circuitry to reduce the power consumption and to increase the performance. This chip is applicable in HDTV systems working at video sampling rate up to 75 MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.454-457
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• 2000

In this paper, an efficient rate control algorithm based on rate prediction is proposed for maintaining a smooth buffer variation and a small buffer size. The proposed method adjusts the quantization scaling factor by using the predicted bit-rate to meet the target bit budget exactly. Experimental result show that the proposed prediction-based rate control scheme can regulate the bit-rate across scene changes more effectively and achieve better PSNR performance than existing rate control mechanisms such as the MPEG-2 Test Model 5 (TM5) and the Adaptive Scene Analysis (ASA).

• 한국멀티미디어학회논문지
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• 제9권2호
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• pp.244-254
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• 2006

본 논문은 고속 IP 검색을 위해 거대한 포워딩 테이블을 인덱싱하는 트라이(trie)를 캐시에 저장할 수 있는 작은 크기로 압축하는 복합적 기법을 제안한다. 본 논문의 복합적 기법은 bit-map과 controlled-prefix 기법을 복합한 것으로 저속의 주 메모리 검색을 약간의 계산을 포함한 고속 메모리 검색으로 대체한다. bit-map 트라이 압축 기법은 트라이의 인덱스와 자식 포인터를 각각 하나의 비트로 표시한다. 예를 들면 한 노드가 n bit 대표할 때 bit-map은 노드에서 연결된 $2^n$개의 인덱스와 자식 링크를 $2^{n-1}$ bit로 표시함으로써 높은 메모리 압축효과를 제공한다. controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 각 계층의 깊이(stride) 즉, 트라이의 각 계층의 최상위 노드가 대표할 비트의 개수를 결정한다. 이때 controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 최소의 트라이 크기를 구하기 위해 동적 프로그래밍(dynamic programming) 기법을 사용한다. 본 연구는 트라이 계층 개수에 따라 최적의 메모리 크기와 검색속도를 제시함으로써 시스템의 메모리 크기와 요구되는 검색속도에 맞추어 적절한 트라이 구조를 선택할 수 있는 기준을 제안한다.

• 대한전자공학회논문지TC
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• 제46권2호
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• pp.18-26
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• 2009

송신단에서 채널 상태 정보를 알 수 있는 경우, 적응 알고리즘을 통한 전송 및 다중사용자 스케줄링을 통해 시스템 전송률을 향상시킬 수 있다. 본 논문에서는 비트 인터리버와 결합한 부호화된 직교 주파수 다중 분할 (BIC-OFDM; Bit-Interleaved Coded Orthogonal frequency Division Multiplexing) 기법을 기반으로 하는 다중안테나 (MIMO; Multiple-Input Multiple Output) 시스템을 고려한다. 먼저 Levin-Campello 알고리즘을 개선한 비트 로딩 (bit-loading) 기법을 제안하고, 이를 다중안테나 시스템으로 확장하여 한정된 개수의 신호 성상을 사용하는 데 따르는 잔여 파워 문제를 극복하는 알고리즘을 제시한다. 실험 결과는 제안하는 기법이 시스템 성능을 개선시키며 특히 높은 신호 대 잡음비 (SNR; Signal-to-Noise Ratio) 영역에서 기존의 기법에 비하여 큰 성능 이득을 제공함을 보여준다.

• ETRI Journal
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• 제34권5호
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• pp.783-786
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• 2012

This letter proposes a more advanced joint maximum a posteriori (MAP) adaptation using a prior model based on a probabilistic scheme utilizing the bilinear transformation (BIT) concept. The proposed method not only has scalable parameters but is also based on a single prior distribution without the heuristic parameters of the previous joint BIT-MAP method. Experiment results, irrespective of the amount of adaptation data, show that the proposed method leads to a consistent improvement over the previous method.

• 대한전기학회논문지
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• 제33권2호
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• pp.62-69
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• 1984

In this paper we present a microprocessor-based interpolator using algebraic arithmetic method. The interpolator consists of 2900 "bit-slice" microprocessor chips and 0.5K ROMs of 36-bit microprogram memory. The system design is an instuction-data-based architecture with 250ns cycle time. A significant feature of the interpolator is that it has flexibility, very fast interpolation speed of 250 K pulses/sec, and performs additional functions simultaneously. Throughout the paper detailed explanations are given as to how one can design the hardware and software, and experimental results are presented.presented.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.164-167
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• 2000

This paper introduces the design of high-speed analog-to-digital converter for hard disk drive (HDD) read channel. This is based on autozero technique for low-error rate, and Double Speed Dual ADC(DSDA) technique lot efficiently increasing the conversion speed of A/D converter. This An is designed by 6bit resolution, 800M sample/s maximum conversion rate, 390㎽ power dissipation, one clock cycle latency in 0.65 $\mu\textrm{m}$ CMOS technology.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1997년도 학술대회
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• pp.187-190
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• 1997

Test Model15, which is used widely for the MPEG-2 bit rate control, has several problems such as non-unform picture quality, scene change and buffer underflow. Therefore, various algorithms have been developed to solve these problems. In this paper, we study various algorithms for the MPEG-2 bit rate control and compare their performances using software simulations. We also propose a new bit rate control strategy based on coded types of macroblocks within a picture.