• 한국위성정보통신학회논문지
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• 제10권3호
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• pp.73-77
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• 2015

본 논문에서는 반복 복호 과정에서 연판정 정보값들의 변화로 인하여 성능이 개선되는 상황을 분석하기 위하여 사용되는 EXIT(extrinsic information transfer) 차트를 LDPC 부호와 터보 부호에 대하여 생성하는 기법을 소개하고, EXIT 차트 생성과정에서 비트 오류를 제외하였을 경우 나타나는 효과에 대해 살펴보기로 한다. 본 논문에서 제시된 시뮬레이션을 이용한 EXIT 챠트 생성 기법은 매우 간단한 방법으로 반복 복호를 사용하는 오류정정부호의 정보흐름을 파악할 수 있는 효율적인 방법이다. 시뮬레이션 결과 분석을 통하여 비트 오류를 제외할 경우 지나치게 정보량이 높은 구간에서만 EXIT 챠트가 생성된다는 사실을 확인할 수 있었다.

• Journal of Communications and Networks
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• 제8권4호
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• pp.391-400
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• 2006

With the on-going wireless access technologies, the Internet has become accessible anytime anywhere. In wireless networks, link errors significantly degrade the performance of the transmission control protocol (TCP). To cope with this issue, this paper improves the recently-proposed terrestrial REFWA (T-REFWA) scheme by adding a new error recovery mechanism to its original design. In the T-REFWA scheme, senders are acknowledged with appropriate sending rates at which an efficient and fair utilization of network resources can be achieved. As the feedback values are computed independently of link errors, senders can keep transmitting data at high rates even in case of link error occurrences. Using this feature, the proposed error recovery mechanism can achieve high throughput in environments with high bit error rates. The throughput is further improved by disabling the exponential back-off algorithm of TCP so that long idle times are avoided in case of link errors. We show through simulations that the proposed method improves TCP performance in high bit error rates. Compared with several TCP variants, the proposed error recovery scheme exhibits higher link utilization and guarantees system fairness for different bit error rates.

• 대한의용생체공학회:의공학회지
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• 제7권1호
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• pp.53-58
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• 1986

This paper represent the design of a digital modem which transmits the ECG data from an ambulatory arrhythmia monitor over the telephone lines to a large hospital for the instantaneous interpretations. The digital modem provides on-line communications between the patient and the central computer located near cardiologists. For commercial telephone lines, the transmitting error rates of the digital modem were measured 200 times at a speed of 300 baud. In those measurements, the block errors-results, due to the misinterpretation of start and stop bits, did not occur, The data bit errors which were due to a single bit interpreted incorrectly were 0.78 (bits/10 ) . Since the acceptable data bit error limit is 10 per 106 bits transmitted, the digital modem designed in this paper can be used for the clinical applications without any difficulty.

• 한국통신학회논문지
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• 제10권3호
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• pp.147-152
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• 1985

Reed-Solomon 코드의 디코더를 error-trapping 방법으로 설계했다. (7.3) Reed Solomon 코드의 인코더 및 디코더 구성시 GF(8)의 소자는 3bit의 2진수로 표현했다. 하드-웨어 시험은 Apple-II(micro-computer)로 제어했으며, 인코딩하는데 걸린 시간은 $350\mu sec이었고, 디코딩하는데 걸린 시간은 910u sec이었다. 실험 결과 2개 이하의 랜덤 에러는 정정되었고, 그 보다 많은 에러는 정정되지 않았다. 또한 4bit의 binary burst에러도 역시 정정되었다. 그리고(7, 3) Reed-Solomon코드의 performance를 측정한 결과, 채널 에러가 10~10일때 에러 확률이 약 10~10정도로 감소되었다.

• 한국정보통신학회논문지
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• 제26권11호
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• pp.1747-1750
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• 2022

As shrinking the semiconductor process into the deep sub-micron to achieve high-density, low power and high performance integrated circuits, MBU (multiple bit upset) by soft errors is one of the major challenge of on-chip memory systems. To address the MBU, single error correction, double error detection and double adjacent error correction (SEC-DED-DAEC) codes have been recently proposed. But these codes do not resolve mis-correction. We propose the SEC-DED-DAEC-TAED(triple adjacent error detection) code without mis-corrections. The generated H-matrix by the proposed heuristic algorithm to accomplish the proposed code is implemented as hardware and verified. The results show that there is no mis-correction in the proposed codes and the 2-stage pipelined decoder can be employed on-chip memory system.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권1호
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• pp.101-105
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• 2008

본 논문은 전파 오류가 빈번한 802.11 무선 랜에서 VoIP(Voice over IP) 용량(capacity)을 해석적으로 계산할 수 있는 수학적 모델을 제안한다. 기존 모델은 오류가 발생하는 무선 채널에서의 VoIP의 용량을 시뮬레이션으로만 예측하였다. 본 논문은 전파 오류 환경에서 VoIP 용량을 해석적으로 평가하기 위해 기존 모델을 확장하여, 전파 오류, 전송 지연, 음성 품질, AP(Access Point)에서의 대기 시간 등의 영향을 포함하도록 하였다. 제안한 VoIP 용량 모델은 3%에서 9%까지의 오차 범위에서 시뮬레이션의 결과와 같다.

• 한국통신학회논문지
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• 제35권6B호
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• pp.948-953
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• 2010

본 논문에서는 슈퍼스칼라 구조를 가진 시스템의 명령어 캐시에서 효율적으로 소프트오류를 검출할 수 있는 기법을 제안한다. 명령어 캐시로 주로 사용되는 고속 정적 RAM(Random Access Memory)에 적용할 수 있으며 1D 패리티와 인터리빙을 통해 기존 기법들과 비교하여 더 적은 메모리 오버헤드로 연집오류를 검출할 수 있다. 정적 RAM에서는 소프트오류의 발생만을 확인하고 검출된 소프트오류의 정정은 명령어 캐시의 캐시 미스와 같이 처리하여 하위 메모리로부터 명령어들을 다시 인출하는 방식이다. 이를 통해 명령어 캐시의 성능에 영향을 주지 않으면서 연집오류를 검출하고 정정할 수 있으며 최대 4$\times$4의 윈도우 내에서 발생된 연집오류를 검출 할 수 있다. 제안된 방식을 이용하면 256비트 $\times$ 256비트 크기의 메모리에서 기존의 4-way 인터리빙 기법에서 검출에 필요한 패리티 크기의 25%만으로도 동일한 4비트의 연집오류를 검출 할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.445-454
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• 2015

As the feature sizes and the operating charges continue to be scaled down, multi-bit soft errors are becoming more critical in SRAM designs of a few nanometers. In this paper, we propose an efficient error detection technique to reduce the size of parity bits by applying a 2D bit-interleaving technique to 3D bit-partitioned SRAM devices. Our proposed bit-interleaving technique uses only 1/K (where K is the number of dies) parity bits, compared with conventional bit-interleaving structures. Our simulation results show that 1/K parity bits are needed with only a 0.024-0.036% detection error increased over that of the existing bit-interleaving method. It is also possible for our technique to improve the burst error coverage, by adding more parity bits.

• 한국통신학회논문지
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• 제31권11C호
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• pp.1030-1036
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• 2006

In this paper, we present two methods of correcting bit errors in constant amplitude multi-code (CAMC) CDMA, which uses the redundant bits only. The first method is a parity-based bit correction with hard-decision, where the received signals despread into n two-dimensional structure with both horizontal parity and vertical parity. Then, an erroneous bit is corrected for each $4{\times}4$ pattern. The second method is a turbo decoding, which is modified from the decoding of a single parity check product code (SPCPC). Experimental results show that, in the second method, the redundant bits in CAMC can be fully used for the error correction and so they are not really a loss of channel bandwidth. Hence, CAMC provides both a low peak-to-average power ratio and robustness to bit errors.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 학술대회 논문집 전문대학교육위원
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• pp.161-165
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• 2002

The paper presents a diagnostic tool for analyzing the bit intermodulation in D/A converter. Bit intermodulation cause linearity errors which degrade the performance of the converter. A linear transformation of the Walsh transform of the integrated non-linearity diagram is shown to be sufficient to extract the bit intermodulation terms and their noise sensitivity. Practical applicability of the proposed method is shown by measurement.