본 논문에서는 효율적으로 Text-To-Speech (TTS) 데이터베이스를 압축하기 위해서 개선된 adaptive multi-rate wideband (AMR-WB) 음성 부호화 알고리즘을 제안하고자 한다. 제안된 알고리즘은 불필요한 common bit-stream (CBS)을 제거하고, 파라미터의 델타 코딩 방식과 특정 화자에 종속적인 Huffman coding을 접목하여 음질 저하 없이 비트율을 낮추고자 하였다. 또한, 최소한의 음질 손실로 최대의 비트율 개선 효과를 볼 수 있는 손실 압축 방식도 제안하였다. 기존의 12.65 kbit/s AMR-WB 코덱에 CBS 제거를 포함한 무손실 압축 방식을 적용한 결과 음질 저하 없이 최대 12.40%의 비트율 개선 효과를 나타냈다. 또한, 손실 압축방식에서는 20.00% 비트율 개선 시 PBSQ로 0.12 정도의 음질 저하가 발생했다.
본 논문에서는 RC4 스트림 암호 알고리즘을 구현하는 고속 연산 구조를 제안하고, FPGA 구현 결과를 제시하였다. 기존 방식이 긴 초기화 동작이 필요하거나, S-배열 초기화 대기 시간을 제거하기 위해 S-배열을 2개 혹은 3개를 사용하는 구조를 갖는데 비해, 제안한 RC4 스트림 암호 연산 구조는 256-비트 valid-비트 엔트리 방식을 사용하여, S-배열 초기화 동작을 제거하였다. 그리고 RC4 알고리즘을 다양한 응용 분야에 사용될 수 있도록 효율적인 모듈라 연산 하드웨어를 사용하여 40 비트와 128 비트 키를 지원하도록 하였다. 제안한 RC4 스트림 암호 연산 구조를 Xilinx XCV1000E-6H240C FPGA로 구현하였다. 설계된 RC4 프로세서는 40MHz에서 106Mbps의 암호 비트 생성율의 성능을 갖고 있으며 WEP 프로세서와 RC4 키 검색 엔진에 적용 가능하다.
최근 유럽연합의 eSTREAM 공모사업에서 소프트웨어 분야에 선정된 Salsa20/12 알고리즘은 제한된 메모리의 8비트 MCU 상에서 AES보다 우수한 성능을 보여주는 스트림 암호이다. 또한 이론적 분석에 따르면 시차분석공격에 대한 취약성은 없으며, 전력분석 공격의 어려움에 대해서는 하위수준(low)로 평가되었으나, 현재까지 실제 전력분석 공격의 연구 결과가 발표된 바 없다. 따라서 본 논문에서는 소프트웨어 기반 Salsa20/12 에 대한 상관도 전력분석 공격 방법을 제안하고 실험을 통하여 검증하였다. 실험을 위해서 프로그래밍이 가능한 8비트 RISC 계열의 AVR 마이크로프로세서 (ATmega128L)를 장착한 실험보드에 전력분석 공격의 대응방법이 적용되지 않은 시스템을 구현하고, 해밍무게 모델을 적용한 전력분석 공격을 실시하였다.
스트림 암호는 블록 암호보다 안전성은 떨어지지만 수행 속도가 빠른 것이 큰 장점이었다. 그러나 최근까지 블록 암호의 수행 속도를 개선한 알고리즘 개발로 지금은 AES의 경우 스트림 암호와 수행 속도 차가 거의 없게 되어, 안전하면서 빠른 스트림 암호 개발이 절실히 요구된다. 본 논문에서는 ASR(Arithmetic Shift Register)과 간단한 논리연산으로 구성된 32비트 출력의 고속 스트림 암호 AA32를 제안한다. 제안한 알고리즘은 소프트웨어 구현이 쉽게 디자인된 스트림 암호 알고리즘으로 128비트 키를 지원하고 있으며, 워드와 바이트 단위로 연산을 수행한다. AA32의 전체 구성은 선형 궤환 순서기(Linear Feedback Sequencer)로 ASR 151비트를 적용하였고, 축소함수는 비선형(Non-Linear) 연산을 위한 S-박스를 사용하지 않고 간단한 논리연산을 사용한 크게 두 부분으로 구성되어 있는 매우 간결한 구조의 스트림 암호이다. 제안한 스트림 암호 AA32는 SSC2, Salsa20 보다 수행 속도 테스트결과 빠른 결과를 보여주고 있으며, 안전성 또한 현대 암호 알고리즘이 필요로 하는 안전성을 만족하고 있다. 제안한 암호 알고리즘은 휴대폰과 같은 무선 인터넷 환경과 DRM(Digital Right Management) 등과 같은 실시간 처리가 필요한 분야와 제한된 환경인 무선 센서 네트워크(Wireless Sensor Network)에 사용 가능한 고속 스트림 암호 알고리즘이다.
This paper shows a new relational formula of multiplexing gain versus variable input bit rates useful for designing Nx1 ATM(Asynchronous Transfer Mode) multiplexer which mixes several asynchronous bit streams with different transmission rates. The relation between multiplexing gain and input bit stream speeds is derived from the occupied mean lenght(the width per unit time) of cells and the occupation probability of the number of cells at an arbitrary instant when the rates of the periodic cell strams change randomly. And the relation between multiplexing gain and variable bit rates from different number of input bit streams is analyzed accordingly. Under the condition of unlimited multiplexing speed, the more number of input bit streams increases, the bigger the multiplexing gain becomes. While for the case which restricts the multiplexing speed to a limited value, the multiplexing gain becomes smaller contrarily as the number of input bit streams continues too invrease beyond a boundary value. It is shown that for designing an ATM multiplexer according to the latter case, the combination of input bit streams should be determined such as its total bit rate is lower thean, but most apprpaximate to, the multiplexed output speed. Also the general formula evaluating the most significant parameters which should be needed to design the multiplexer is derived.
A novel rte control algorithm consisting of two major components, i.e. a variable encoding frame rate method and a hybrid DCT/wavelet I-frame coding scheme, is proposed in this work for low bit rate video coding. Most existing rate control algorithms for low bit rate video focus on bit allocation at the macroblock level under a constant frame rate assumption. The proposed rate control algorithm is able to adjust the encoding frame rate at the expense of tolerable time-delay. Furthermore, an R-D optimized hybrid DCT/wavelet scheme is used for effective I-frame coding. The new rate-control algorithm attempts to achieve a good balance between spatial quality and temporal quality to enhance the overall human perceptual quality at low bit rates. It is demonstrated that the rate control algorithm achieves higher coding efficiency at low bit rates with a low additional computational cost. The variable frame rate method and hybrid I-frame coding scheme are compatible with the bi stream structure of H.263+.
최근 인터넷의 확산과 더불어 디지털 비디오 라이브러리(DVL : Digital Video Library) 서비스에 대한 관심이 고조되고 있다. 그러나 현재의 통신망 대역폭과 스위칭 환경 하에서는 종단간 QoS 보장하는데 많은 제약사항이 존재한다. 따라서 본 논문에서는 비디오 스트림 처리를 효율적으로 수행하여, 지연-처리율 특성을 만족할 수 있는 스트림 스위칭 구조를 제안하고 이에 대한 성능을 분석하였다. 제안된 ATM-기반 스트림 스위치는 각각 다중화되는 CBR(Constant Bit Rate) 및 VBR(Variable Bit Rate) 스트림의 QoS(Quality of Service)를 보장해야만 한다. 성능분석 결과는 제안된 스위치의 처리율이 r=4일 때 약 0.996의 값을 보였으며, 지연시간도 부하가 0.7 이하일 때 2미만으로 특정되었다. 이 결과는 제안된 구조가 적당한 입력 스트림의 그룹핑을 통하여 비디오 응용을 위한 처리율 및 지연 요구사항 QoS를 보장할 수 있음을 보여준다.
한국방송공학회 1998년도 Proceedings of International Workshop on Advanced Image Technology
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pp.5-9
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1998
In this paper, we propose an error-resilient transmission technique for the H.263 video data stream over wireless networks. The proposed algorithm employs bit rearrangement hierarchically, providing the robust and exact synchronization against the bit errors, without requiring extra redundant information. In addition, we propose the recovery algorithm for the lost or erroneous motion vectors. We implement the encoder and decoder, based on the H.263 standard, and evaluate the proposed algorithm through intensive computer simulation. The experimental results demonstrate that the proposed algorithm yields good image quality, in spite of the channel errors, and prevents the error propagation both in the spatial and the temporal domain efficiently.
초저속 고압축 비디오는 고압축 부호화를 위해 주로 화면간 부호화 방법을 사용한다. 화면간 부호화는 현재 프레임과 이전 프레임간의 데이터 의존성이 높기 때문에 전송시 패킷 손실이 발생할 경우 복원 영상에 심각한 화질 열화를 야기할 수가 있다. 따라서 본 논문에서 초저속 고압축 비디오 데이터에 대한 신뢰성 있는 전송과 미디어내 동기화를 위해 TCP 기반 멀티 스트림 생성 기법을 제안한다. 제안한 방법은 TCP 기반으로 신뢰성 있는 전송이 가능하며, 멀티 스트림을 통해 효율적인 전송과 네트워크 지터에 강하며, 클라이언트가 가진 대역폭을 최대한 활용할 수 있다.
IEEE 1149.1 바운더리 스캔 칩들로 구성된 보드를 테스트하기 위한 패턴은 반드시 비트 스트림으로 구성되어야 한다. 그러나 이러한 비트 스트림을 생성하는 일은 IEEE 1149.1 표준에 대한 완벽한 지식이 필요하므로, 전문지식이 없는 SoC 설계자에게는 상당히 어려운 일이다. 본 논문에서는 Test Ready PCI 와 Test Ready USB로 정의한 PCI와 USB 장치를 통해 편리하게 테스트를 수행할 수 있게 도와주는 테스트 인터페이스 컨트롤러를 제안한다. 이 제어기는 TI사와 Lucent사에서 명령어 단위의 수준에서 테스트 비트 스트림을 생성하기위해 개발한 테스트 버스 컨트롤러를 기반으로 하여 테스트 전문 지식이 없는 설계자도 쉽게 테스트 패턴을 생성하여 테스트를 수행할 수 있는 장점이 있다.
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[게시일 2004년 10월 1일]
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