• 대한전자공학회논문지SD
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• 제46권2호
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• pp.24-30
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• 2009

본 논문에서는 3GPP(Third Generation Partnership Project) Release 7 eHSPA(High Speed Packet Access for Evolution) UE(User Equipment) FDD(Frequency Division Duplex) 규격을 만족하는 단말 모뎀의 FPGA(Field Programmable Gate Array) 플랫폼 설계 및 이를 기반으로 한 효율적인 검증 방법에 대해 제안한다. 구현된 FPGA 모뎀 플랫폼은 물리 계층 지원을 위한 모뎀 보드, MCU(Micro Controller Unit)와 DSP(Digital Signal Processor) 코어로 구성되어 모뎀 보드를 제어를 위한 제어 보드, 그리고 RF(Radio Frequency) 및 기타 장비 접속을 위한 주변장치(Peripheral) 보드 등으로 구성된다. 그리고 검증 단계는 하드웨어-소프트웨어 연동 상관 정도에 따라 단순 기능 검증, 시나리오 검증 그리고 호 처리 및 시스템 성능 검증 등으로 규정화하여 진행되었고, 실제 구현적인 측면으로 저 전력 SoC(System On a Chip)를 위한 에뮬레이션 검증 기법도 제안한다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.57-65
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• 2002

본 논문에서는 CMOS로 구현된 2.5v 10-bit 300MSPS의 D/A 변환기를 제안하였다. 이를 위해 전체구조는 고속동작에 유리한 전류구동 방식의 8+2 분할 타입으로 상위 8-bit은 Thermometer Code 기법을 이용한 전류셀 매트릭스(Current Cell Matrix)로, 하위 2-bit은 이진 가중 전류열(Binary Weighted Current Array)로 설계하였다. 우수한 다이내믹 특성 및 고속 동작을 만족시키기 위해 낮은 글리치 에너지를 갖는 새로운 전류셀과 BDD(Binary Decision Diagram)에 의한 논리합성 기법을 활용한 새로운 역 Thermometer Decoder를 제안하였다. 제안된 DAC는 $0.25{\mu}m$, 1-Poly, 5-Metal, n-well CMOS 공정으로 제작되었으며, 유효 칩 면적은 $1.56mm^2$이고, 2.5V의 전원전압에서 84mW의 전력소모를 나타내었다. 모의실험 및 측정을 통해 최대 글리치 에너지는 0.9pVsec@fs=100MHz, 15pVsec@fs=300MHz로 나타났다. 또한 출력 주파수가 1MHz, 샘플링 주파수가 300MHz에서의 INL과 DNL은 약 ${\pm}$1.5LSB 이내로, SFDR은 45dB로 측정되었다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.108-115
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• 1990

고속 퓨리어변화(Fast Fourier Transform)연산용 2차원 시스토릭 어레이의 기본 구성요소인 단위 처리요소(Unit processing element)를 직접회로로 설계, 제작하고 제작된 칩을 평가하였다. 설계된 칩은 FFT 연산을 위한 데이타셔플링 기능과 반쪽 버터플라이 연산기능을 수행한다. 약 6,500여개의 트랜지스터로 구성된 이 칩은 표준셀 방식으로 설계되었으며, 2미크론 이중 금속 P-Well CMOS 공정으로 제작되었다. 제작된 칩을 웨이퍼 상태로 프로브카드를 이용하여 평가하였으며 그 결과, 20MHz 클럭 주파수에서 반쪽 버터플라이 연산이 0.5${\mu}sec$에 수행됨을 확인하였다. 본 논문에서 설계, 제작된 칩을 이용하여 1024-point FFT를 연산하는 경우 11.2${\mu}sec$의 시간이 소요될 것으로 예상된다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.26-33
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• 2010

본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, $I^2C$를 내장하였다. 본 ASIC은 0.18 um CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 uA이고, 면적은 0.26 $mm^2$이다.

• 대한전자공학회논문지TC
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• 제41권8호
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• pp.79-85
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• 2004

본 논문에서는 고속 데이터 무선인식에 적용 될 2.45㎓ 수동형 RF-ID 시스템을 개발하였다. RF-ID 시스템은 수동형 태그 와 리더로 구성되어 있다. RF-ID 수동형 태그는 제로 바이어스 쇼트키 다이오드를 사용한 정류기, ID 칩, ASK 변조회로 그리고 backscatter 슬롯 안테나로 구성되어있다. 또한, ASK 변조를 위한 스위칭 소자로서 바이폴라 트랜지스터를 이용하여 저전력 소모 변조회로를 구성하였으며 태그의 슬롯 안테나는 일반 패치 안테나보다 광대역 특성을 갖는다. RF-ID 리더는 circulator를 사용하여 단일 마이크로스트립 패치 어레이 안테나를 사용하였으며 종래의 방식에서 채택하는 double-balanced mixer구조를 사용하지 않고 single-balanced mixer구조를 채택함으로서 회로의 복잡성을 개선하고 전체적인 단말기 크기를 소형화 가능하도록 설계하였다. 측정결과 동작주파수는 2.4 GHz이고 출력은 27 dBm (500 mW)에서 감지거리 1 m로 나타났다. 리더에서 측정된 변조신호는 -46.76 dBm이며 주파수는 57.2 kHz이다.

• 한국산업정보학회논문지
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• 제23권4호
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• pp.23-31
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• 2018

본 논문은 1.7 GHz 주파수 대역에서 HD 비디오를 무선으로 송수신하는 2T-2R(2 Transmitter-2 Receiver) 시스템을 설계 및 구현하였다. 해당 시스템은 HDL로 설계한 LTE-TDD 송수신 모뎀을 USRP RIO에 내장된 Xilinx Kintex-7칩에 구현하여 USRP RIO를 베이스밴드로 사용하였으며, USRP RIO에서 송수신되는 신호는 자체 설계한 1.7 GHz RF송수신 모듈로 업 다운 변환을 수행한 후 자체 설계한 2x9 서브 배열 안테나를 통해 최종적으로 HD 비디오 데이터를 통신하게 된다. USRP RIO와 Host PC의 통신방식은 데이터 송수신시 발생되는 지연을 최소화하기 위해　PCI express(Peripheral Component Intercon nect express)x4를 사용하였다. 구현한 시스템은 EVM 32 dBc의 기본 성능을 보였으며, 실험환경 내 어디서든 HD 비디오를 성공적으로 송수신하였다. 본 논문에서 제안하는 내용은 6 GHz 이하의 차세대 5G 이동통신 시스템뿐만 아니라 추후 밀리미터 대역을 사용하는 광대역 5G 이동통신 시스템으로의 활용이 가능하다.

• 한국발생생물학회지:발생과생식
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• 제16권1호
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• pp.59-67
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• 2012

Previously, we found that $Zap70$ (Zeta-chain-associated protein kinase) expressed in the mouse oocytes and played significant role in completion of meiosis specifically at MI-MII (metaphase I-II) transition. Microinjection of $Zap70$ dsRNA into the cytoplasm of germinal vesicle oocyte resulted in MI arrest, and exhibited abnormalities in their spindles and chromosome configurations. The purpose of this study was to determine the mechanisms of action of $Zap70$ in oocyte maturation by evaluating downstream signal networking after $Zap70$ RNAi (RNA interference). The probe hybridization and data analysis were used by Affymetrix Gene Chip Mouse Genome 430 2.0 array and GenPlex 3.0 (ISTECH, Korea) software, respectively. Total 1,152 genes were up (n=366) and down (n=786) regulated after $Zap70$ RNAi. Among those genes changed, we confirmed the expressional changes of the genes involved in the regulation of actin cytoskeleton and MAPK (mitogen-activated protein kinase) signaling pathway, since the phenotypes of $Zap70$ RNAi in oocytes were found in the changes in the chromosome separation and spindle structures. We confirmed the changes in gene expression in the actin skeletal system as well as in the MAPK signaling pathway, and concluded that these changes are main cause of the aberrant chromosome arrangement and abnormal spindles after $Zap70$ RNAi.

• 한국통신학회논문지
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• 제38B권6호
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• pp.427-434
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• 2013

본 논문은 멀티 채널의 어레이 집적 모듈을 갖는 광트랜시버를 위한 2.5 Gbps 어레이 VCSEL driver의 설계 및 구현에 관한 것이다. 본 논문에서는 광트랜시버에 적용된 1550 nm high speed VCSEL을 드라이브하기 위하여 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 자동 광전력제어 기능을 갖는 2.5 Gbps VCSEL (수직 공진기 표면 방출 레이저) 드라이버 어레이를 구현하였다. 광트랜스미터의 폭넓은 대역폭 향상을 위해 2.5 Gbps VCSEL Driver에 네가티브 용량성 보상을 갖는 능동 궤환 증폭기 회로를 채용한 결과 기존 토폴로지에 비해 대역폭, 전압 이득 및 동작 안정성의 뚜렷한 향상을 보였다. 4채널 칩은 최대 변조 및 바이어스 전류하에서 1.8V/3.3V 공급에서 140 mW의 DC 전력만 소모하고, 다이 면적은 기존 본딩 패드를 포함하여 $850{\mu}m{\times}1,690{\mu}m$를 갖는다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.52-57
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• 2011

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 초고속 디지털 인터페이스 응용을 위한 4-채널 광 송신기를 구현하였다. 특히 VCSEL 드라이버 회로 내에 피드포워드 기법을 사용하였고, 프리앰프 회로 내에 펄스 폭 컨트롤 기법을 사용함으로써, 채널 당 2.5-Gb/s 동작속도를 가지며, 4mA의 바이어스 전류 및 $2{\sim}8mA_{pp}$의 모듈레이션 전류를 구동하고, 펄스 폭 왜곡을 줄이는 효과를 갖는다. 4-채널 광 송신기 어레이 칩의 면적은 $1.0{\times}1.7mm^2$ 이며, 단일 1.8V 전원전압에서 최대전류 구동 시 채널당 35mW의 낮은 전력을 소모한다.