디지털 지상파 및 다중 표준(DVB-C, ISDB-T, DVB-H) 수신에 응용할 수 있는 RF 모듈을 개발하였다. 단일변환 방식을 적용하였고 광대역(45MHz~860MHz) 방송 채널을 세 개(UHF, VHF_HIGH, VHF_LOW)의 대역으로 분할하여 영상신호 응답 및 위상잡음 특성, IF 평탄도와 같은 전기적 특성을 만족시킬 수 있었다. 또한 아날로그 방송과 디지털 방송이 함께 서비스되는 환경에서 아날로그 신호 및 디지털 신호의 인접채널 간섭 및 동일채널 간섭 특성과 같은 디지털 수신 성능 규격을 만족하도록 하였다.
디지털 지상파 및 다중 표준(DVB-C, ISDB-T, DVB-H) 수신에 응용할 수 있는 RF 모듈을 개발하였다. 단일변환 방식을 적용하였고 광대역($45MHz{\sim}860MHz$) 방송 채별을 세 개(UHF, VHF_HIGH, VHF_LOW)의 대역으로 분할하여 영상신호 응답 및 위상잡음 특성, IF 평탄도와 같은 전기적 특성을 만족시킬 수 있었다. 또한 아날로그 방송과 디지털 방송이 함께 서비스되는 환경에서 아날로그 신호 및 디지털 신호의 인접채널 간섭 및 동일채널 간섭 특성과 같은 디지털 수신 성능 규격을 만족하도록 하였다.
본 논문은 디지털 재설계 기법을 이용한 펄스폭변조(PWM: pulse-width-modulation) 제어기 설계 기법을 제안한다. 디지털 재설계 기법은 잘 설계된 아날로그 제어기를 상태 정합(state-matching) 이라는 측면에서 그 제어 성능을 보장하도록 일반적인 펄스크기변조(PAM: pulse-amplitude-modulation) 디지털 제어기로 변환하는 기법이다 유사한 개념으로 재설계된 PAM 디지털 제어기는 등가 영역의 원리(equivalent area principle)를 사용하여 PWM 제어기로 변환된다. 제안된 PWM 제어기법의 효용성을 검증하기 위하여 인공위성의 자세제어 시스템의 모의실험의 예를 보인다.
본 논문에서는 병렬 인터페이스형 디지털/아날로그 변환회로에 외부 소자를 추가해 1개 비트를 확장하는 방법을 제시했다. 이를 위해 디지털/아날로그 변환회로의 원리를 살펴보고 개별 소자를 추가해 1개 비트를 확장하는 경우에 발생되는 문제점을 분석했으며, 연산증폭기 회로를 이용한 디지털/아날로그 소자의 비트 확장 방법을 제시했다. 제시한 방법은 연산증폭기의 고정밀도 특성을 이용함에 따라 소자에 오차가 발생하더라도 출력파형의 전체적인 크기에만 영향을 미치고 각 비트 사이에서 발생하는 전압역전 현상은 발생하지 않는 특징을 지닌다. 제시한 방법의 효과를 확인하기 위해 실험회로를 구성해 출력의 절대전압 측정과 상대적 오차 측정을 실시한 결과 0.0756%의 전압오차가 나타남으로서 개별소자 추가에 의해 1개 비트 확장 시 요건인 0.195%를 충분히 충족함을 확인했다.
Kim, Susie;Na, Seung-In;Yang, Youngtae;Kim, Hyunjong;Kim, Taehoon;Cho, Jun Soo;Kim, Jinhyung;Chang, Jin Woo;Kim, Suhwan
JSTS:Journal of Semiconductor Technology and Science
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제17권1호
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pp.129-140
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2017
In this paper, a $4{\times}32$-channel neural recording system capable of acquiring neural signals is introduced. Four 32-channel neural recording ICs, complex programmable logic devices (CPLDs), a micro controller unit (MCU) with USB interface, and a PC are used. Each neural recording IC, implemented in $0.18{\mu}m$ CMOS technology, includes 32 channels of analog front-ends (AFEs), a 32-to-1 analog multiplexer, and an analog-to-digital converter (ADC). The mid-band gain of the AFE is adjustable in four steps, and have a tunable bandwidth. The AFE has a mid-band gain of 54.5 dB to 65.7 dB and a bandwidth of 35.3 Hz to 5.8 kHz. The high-pass cutoff frequency of the AFE varies from 18.6 Hz to 154.7 Hz. The input-referred noise (IRN) of the AFE is $10.2{\mu}V_{rms}$. A high-resolution, low-power ADC with a high conversion speed achieves a signal-to-noise and distortion ratio (SNDR) of 50.63 dB and a spurious-free dynamic range (SFDR) of 63.88 dB, at a sampling-rate of 2.5 MS/s. The effectiveness of our neural recording system is validated in in-vivo recording of the primary somatosensory cortex of a rat.
Recently, as the prepress mainstream is changed to the digital workflow, various digital proofing systems such as high price dye sublimation printers and low price ink jet printers are widely used in printing industry. However, most of the digital proofing devices have lower resolutions than analog proofing systems and differ with actual color presses in the color gamuts. Therefore, proper color compensations are needed for digital color proofing in order to match color between the proofs and the press sheets. In this paper, we used 3-dimensional look-up table(LUT) and tetrahedral interpolation method for the color space conversion between the device independent color space(CIEXYZ or Lab) and the device dependent color space(CMY) to reduce the color differences between the original copy and digital color proofs and the press sheets.
This study presents an analysis of the current situation (management, approach, adjustment, transportation, and others) of teaching portfolio by examining the teaching portfolio managers (staffs, researchers, teaching assistants, etc.) of 6 universities in the southeast of Korea. The rationale for the study focus is that the existing teaching portfolio either suffers a problem in the transportation, approach, adjustment and/or management or is likely to raise a problem in the future. In order to solve this problem, this study builds a web-based e-teaching portfolio. According to the analysis results, the engineering education system was established in all 6 universities (Ed- note that '6 universities' has already been specified as the study sample). The teaching portfolio was partially digitalized in this system, despite some problems of converting analog data into digital data, which induced difficulties in constructing the overall e-teaching portfolio. Therefore, this study focused on constructing an e-teaching portfolio without developing any additional system by using the existing system positively, and also on determining the appropriate components among the existing teaching portfolio components. Accordingly, in order to convert the analog data into the digital data required for this study, we used a digital camera as the conversion device and converted the teaching portfolio components into those appropriate for the e-teaching portfolio. Finally, we constructed an existing system appropriate for the e-teaching portfolio by using these devices and components.
본 논문에서는 친환경 하이브리드 자동차의 핵심부품중 배터리 전압을 모니터하는 CVM(Cell Voltage Monitoring) 동작에서 모니터링된 배터리 전압을 디지털 데이터로 변환시키는 A/D (Analog to Digital) 컨버터의 설계 및 제작결과를 소개한다. CVM에 적정한 A/D컨버터는 중속동작 및 고분해능의 동작이 필요하여, SAR(Successive Approximate Register) typed A/D 컨버터 사용을 제안하였고, Magna 0.6um 40V 공정을 이용하여 10bits 분해능을 갖도록 설계 및 제작하였으며, 측정결과 FSR(Full Scale Range) 5V 전구간에서 ${\pm}1$ LSB Accuracy의 선형성을 확보하여, CVM 구현에 유용함을 나타내었다.
계측 및 측정분야에 사용되는 아날로그-디지털 변환기는 우수한 선형성과 무시할 만큼 적은 dc 오프셋 특성을 갖으면서 높은 정밀도를 요구한다. 증분형 변환기는 전형적인 ${\Delta}{\Sigma}$ 변환기의 대부분의 장점을 보유하면서 측정 응용분야에 적합한 해법을 제공한다. 또한 이러한 형태의 변환기는 오프셋 조정이 필요 없이 정확한 변환을 할 수 있다. 대부분 이전의 증분형 변환기에 관한 연구는 단일-채널과 dc 신호 응용에 초점을 맞추었으며 20 비트 이상의 해상도보다 더 정확한 데이터 변환을 할 수 초정밀 데이터 변환에 관한 연구도 있었다. 본 논문에서는 협대역 ac 신호를 변환시켜 주는 다중화 증분형 데이터 변환기의 구현 기술을 제안한다. 또한 다중화 증분형 데이터 변환기의 SQTNR을 최적화하는 설계 방법을 제안한다. 동작 원리, 토폴로지, 그리고 디지털 decimation 필터 설계에 대해 논의한다. 시뮬레이션 결과를 통해 제안한 이론에 대한 우수성을 검증한다.
To enhance the conversion speed more fast, we separate the determination process of MSB and LSB with the two independent ADC circuits of the Incremental Sigma Delta ADC. After the 1st Incremental Sigma Delta ADC conversion finished, the 2nd Incremental Sigma Delta ADC conversion start while the 1st Incremental Sigma Delta ADC work on the next input. By determining the MSB and the LSB independently, the ADC conversion speed is improved by two times better than the conventional Extended Counting Incremental Sigma Delta ADC. In processing the 2nd Incremental Sigma Delta ADC, the inverting sample/hold circuit inverts the input the 2nd Incremental Sigma Delta ADC, which is the output of switched capacitor integrator within the 1st Incremental Sigma Delta ADC block. The increased active area is relatively small by the added analog circuit, because the digital circuit area is more large than analog. In this paper, a 14 bit Extended Counting Incremental Sigma-Delta ADC is implemented in $0.25{\mu}m$ CMOS process with a single 2.5 V supply voltage. The conversion speed is about 150 Ksamples/sec at a clock rate of 25 MHz. The 1 MSB is 0.02 V. The active area is $0.50\;x\;0.35mm^{2}$. The averaged power consumption is 1.7 mW.
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[게시일 2004년 10월 1일]
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