• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1997년도 추계학술대회 발표논문집:21세기를 향한 정보통신 기술의 전망
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• pp.147-161
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• 1997

In the future, the performance of B-lSDN offering the multimedia and a various service depends on the performance of switch that is the important factor consisting of network. Bufferless banyan network consisted of MIN(multistage interconnection network) selected for- the fabric of ATM switch and has a limitation of performance because of blocking. Input buffered banyan networks with FIFO(first-in first-out) buffering scheme for the reduction of blocking and the cell bypass queueing theory for the reduction of HOL(head of line) blocking were seperately compared of the performance of switch. Specially input buffered banyan networks were applied monotonic buffering scheme that was proposed. As a result of simulation, Buffered Banyan Network with cell bypass queueing theory showed better performance than FIFO type input buffered Banyan network. Monotonic increase buffering scheme showed better performance than Monotonic decrease buffering scheme.

• 전자공학회논문지S
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• 제34S권11호
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• pp.25-33
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• 1997

The end-to-end rate-based control mechanism is used for the flow control of the ABR service to allow much more flexibility in ATM switching system. To accommodate the ABR service effciently many algorithms such as EFCI, EPRCA, ERICA, and CAPC2 have been proposed for the switch algorithm. ABR cells and related RM cells are received at the ATM switch fabric transparently without any processing. And then cells received from the traffic source are queued in the ABR buffer of switching system. The ABR buffer usually has some thresholds for easy congestion control signal transmission. Whatever we use, therefore, these can be many ABR traffic control algorithms to implement the ABR transfer capability. The genertion of congestion indicate signal for ABR control algorithms is determined by ABR buffer satus. And ABR buffer status is determined by ABR cells transfer ratio in ATM switch fabrics. In this paper, we presented the functional structures for control of the ABR traffic capability, proposed the readout scheduling, cell slot allocation of output link and the buffer allocation model for effective ABR traffic guranteeing with considering CBR/VBR traffics in ATM switch. Since the proposed readout scheduling scheme can provide more avaliable space to ABR buffer than existing readout scheduling scheme, generation rate of a SEND signal, that is, BCN signal in destination node can be increased for ABR call connection. Therefore, the proposed scheme, in this paper, can be appropriate as algorithm for effective ABR traffic service on output link of ATM switching node.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권3호
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• pp.311-315
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• 2008

최근 인터넷 망에서 고속 스위칭을 위하여 입출력 인터페이스 간 패킷 전송에 있어서 스위칭 패브릭이 적용되고 있다. 기존의 구조들은 가변 길이 IP 패킷의 처리에 ATM 스위칭 패브릭을 그대로 적용하기 위해 패킷을 일정 크기로 분할 및 재조립하거나 크로스포인트에 버퍼를 두는 방식을 고려하고 있어 시스템에 부하를 가져온다. 본 논문에서는 데이타 메모리 평면과 스위칭 평면을 분리하여 패킷 데이타는 독립된 메모리 구조에 저장하고 동시에 메모리 주소 포인터 부분만 스위칭 패브릭을 통과하도록 하는 새로운 스위치 구조를 제안한다. 스위칭 패브릭은 주소 포인터와 기본적인 정보를 포함하는 아주 작은 미니 패킷이 통과하게 되는데 이것은 가변길이 패킷들이 경쟁하는 스위칭 패브릭과 비교할 때 탁월한 스위칭 속도를 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.383-386
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• 2001

This paper presents a novel multicast architecture for shared multibuffer ATM switch, which is tailored for throughput enhancement in multicast environments. The address queues for multicast cells are separated from those for unicast cells to arbitrate multicast cells independently from unicast cells. Three read cycles are carried out during each cell slot and multicast cells have chances to be read from shared buffer memory(SBM) in the third read cycle provided that the shared memory is not accessed to read a unicast cell. In this architecture, maximum two cells are queued at each fabric output port per time slot and output mask choose only one cell. Extensive simulations are carried out and it shows that the proposed architecture has enhanced throughput comparing with other multicast schemes in shared multibuffer switch architecture.

• Journal of Communications and Networks
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• 제17권3호
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• pp.286-295
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• 2015

Avionic databuses fulfill a critical function in the connection and communication of aircraft components and functions such as flight-control, navigation, and monitoring. Ethernet-based avionic databuses have become the mainstream for large aircraft owning to their advantages of full-duplex communication with high bandwidth, low latency, low packet-loss, and low cost. As a new generation aviation network communication standard, avionics full-duplex switched ethernet (AFDX) adopted concepts from the telecom standard, asynchronous transfer mode (ATM). In this technology, the switches are the key devices influencing the overall performance. This paper reviews the avionic databus with emphasis on the switch architecture classifications. Based on a comparison, analysis, and discussion of the different switch architectures, we propose a new avionic switch design based on a time-division switch fabric for high flexibility and scalability. This also merges the design concept of space-partition switch fabric to achieve reliability and predictability. The new switch architecture, called space partitioned shared memory switch (SPSMS), isolates the memory space for each output port. This can reduce the competition for resources and avoid conflicts, decrease the packet forwarding latency through the switch, and reduce the packet loss rate. A simulation of the architecture with optimized network engineering tools (OPNET) confirms the efficiency and significant performance improvement over a classic shared memory switch, in terms of overall packet latency, queuing delay, and queue size.

• 정보처리학회논문지C
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• 제10C권4호
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• pp.463-470
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• 2003

ATM망에서 사용하기 위해 다양한 형태의 스위치 구조가 제안되어 왔으며, 다단계 상호 연결망은 오늘날 망연동시 널리 사용되는 ATM 교환시스템을 구성하는 중요한 요소이다. 이러한 상호 연결망에서 가장 잘 알려진 형태중의 하나가 반얀망이다. 반얀망은 라우팅 체계의 단순함과 하드웨어 복잡도가 단순하다는 점 때문에 많이 사용되어 왔으나, 처리 효율이 내부 블록킹과 출력에서의 혼잡도에 의해 크게 제한되는 단점이 있다. 본 논문에서는 스위치 내에서의 이러한 내부 블록킹 및 HOL 블록킹을 피하기 위해 다중 스위칭 패브릭 구조를 사용하는 입력 버퍼형 이중 반얀 스위치 모델을 제안한다. 성능 분석과 시뮬레이션을 통해서 제안한 본 모델이 기존 다른 반얀 스위치 구조에 비해 우수한 96%의 처리율과 낮은 셀 지연을 가지고 있음을 보여준다.

• 한국정보처리학회논문지
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• 제6권6호
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• pp.1581-1589
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• 1999

광대역 종합 정보 통신망에서 주문형 비디오 시스템과 같은 분산 형태의 서비스에 대한 요구가 증대될 것으로 기대되기 때문에 멀티캐스트 기능의 효과적인 구현이 매우 중요하다. 본 논문에서는 완전 결합형 ATM 스위치의 멀티캐스트 성능 특성에 대하여 연구를 수행하였다. 연구 대상 교호나기 구조는 소규모 스위치 요소에 적절한 구조로서 주소 기법으로 비트 주소 방법을 사용하기 때문에 별도의 기능 블록의 추가 없이 멀티캐스트 기능을 구현하기가 용이하다. ATM망에서 트래픽의 버스티니스 특성을 반영하기 위하여 입력 트래픽 모델로 IBP(Interrupted Bernoulli Process)를 사용하였다. 스위치의 멀티캐스트 운영 측면에서의 모의실험 결과를 제시하고 분석하였다. 본 연구를 통하여, 멀티캐스트로 인하여 발생하는 과부하 시점을 찾아 트래픽 제어 기법을 적절히 사용하면 망의 폭주 방지가 가능한 것으로 분석되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.264-267
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• 2002

본 논문에서는 고속 입력 큐 스위치에서 발생하는 중재정보전달지연 현상을 수용하기 위한 고성능 라우팅엔진의 구조를 제안한다. 제안된 고성능 라우팅엔진은 2.5Gbps의 스위치 입출력 포트 속도에 대해 사용자 셀 데이터의 지연 없이 동작한다. 또한 입력버퍼와 중앙중재기 사이에서 발생하는 요청신호와 허가신호의 전송지연을 수용하는 구조로 설계되었다. 중재정보전송지연 현상의 처리 방법으로는 고속 쉬프터를 사용하여 많은 회로의 추가 없이 구현하였다. 라우팅엔진 내의 세부 블록의 파이프라인 처리를 통하여 저 가격 고성능의 입력 버퍼 설계를 실현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.394-397
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• 2003

본 논문은 고성능 입력큐 스위치 패브릭을 위한 입력버퍼 관리기의 설계 및 구현에 관한 연구이다. 본 논문에서 설계된 버퍼관리기는 멀티기가비트 크로스바 스위치의 입력 및 출력 포트에 연결되어 하나의 스위치 패브릭으로 구성된다. 본 버퍼관리기는 입력 및 출력포트의 와이어 속도로 셀 및 패킷의 라우팅을 지원하며 중앙중재기와 정보전송에 있어서 중재요청신호 및 출력허가신호의 파이프 라인 전송지연을 수용하는 구조로 설계되었다. FPGA 칩을 이용하여 구현된 버퍼관리기는 포트당 2.5Gbps의 OC-48c 속도를 지원하며 외부 입력 및 출력 형식으로 CSIX 인터페이스를 지원한다.

• 정보처리학회논문지C
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• 제12C권1호
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• pp.83-96
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• 2005

다중채널 스위치는 ATM (Asynchronous Transfer Mode)로 널리 사용되는 스위치 구조이며, 스위치의 내부에 장애에 대한 내성(tolerance) 을 구현할 수 있는 것으로 알려져 있다. 예를 들어, 하나의 다중 채널 그룹에 속하는 링크에 장애가 있을 경우, 장애 링크로 통과하려는 트래픽을 여분의 링크가 책임을 질 수 있게 할 수 있다. 스위치 소자에 발생하는 장애는 ATM 셀을 잘못 라우팅하거나 출력단에 도달하는 셀의 순서를 뒤바꾸게 할 수 있다. 본 논문에서는 다중 채널 크로스바 ATM 스위치에 적용할 수 있는 두 가지의 장애 위치 확인 알고리즘을 제안한다. 첫 번째로 제안하는 최적 알고리즘은 시간적으로 최상의 성능을 보여주지만, 계산상으로는 복잡하게 되어 결과적으로 실제 구현이 어려울 수 있다. 이러한 문제점을 해결하기 위해 최적의 알고리즘보다는 계산상으로 보다 효율적인 온라인 알고리즘을 제안한다. 두 알고리즘의 성능은 시뮬레이션을 통해 검증한다. 온라인 알고리즘은 랜덤 트래픽 및 버스티(bursty) 트래픽에 대해 거의 최적에 가까운 성능을 보여 준다. 한편, 제안된 알고리즘으로 장애론 찾아낼 수 없는 경우가 있는데, 그에 대한 열거 및 원인을 제시한다. 끝으로 장애 위치 확인 알고리즘을 이용해서 찾은 장애를 우회하기 위해 행과 연을 추가하는 장애 복구 알고리즘을 제안하다.