• 대한전자공학회논문지SD
• /
• 제44권4호
• /
• pp.43-54
• /
• 2007

본 논문에서는 실시간 처리를 위한 얼굴 검출 알고리즘의 하드웨어 엔진을 설계하고 검증하였다. 얼굴 검출 알고리즘은 주어진 이미지에서 학습된 얼굴의 특징데이터를 통하여 얼굴의 대략적인 위치를 찾는 연산을 수행한다. 얼굴 검출 알고리즘을 하드웨어 구조로 설계하기 위해 Integral Image Calculator, Feature Coordinate Calculator, Feature Difference Calculator, Cascade Calculator, Window Detector 등의 5 단계로 구조를 나누었으며, On-Chip Integral Image memory 와 Feature Parameter Memory를 설계하였다. 삼성전자의 S3C2440A 프로세서 칩과 Xilinx사의 Virtex4LX100을 이용하여 검증 플랫폼을 구축하고, CCD카메라를 통하여 실제 얼굴의 영상을 받아들여 얼굴 검출을 실시간으로 구동시켜 검증하였다. 설계된 하드웨어는 Virtex4LX100 FPGA를 타겟으로 합성 시에 3,251 LUTs 를 사용하고, 24MHz의 동작 속도에서 검색 윈도우의 이동 간격에 따라 프레임 당 1.96$\sim$0.13 초의 실행속도를 가진다. 그리고 매그나칩 0.25um ASIC 공정으로 제작 시 41만 게이트 (Combinational area 약 34.5만 게이트, Noncombinational area 약 6.5만 게이트)의 크기를 가지며, 100MHz의 동작 속도에서 프레임 당 0.5초 미만의 실행 속도로, 임베디드 시스템의 실시간 얼굴 검출 솔루션에 적합함을 보여준다. 실제 XF1201칩의 일부 모듈로 구현되어 동작함이 확인되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.153-156
• /
• 2000

본 논문은 SystemC의 특징과 어떻게 SOC 설계 방법에 응용될 수 있는지 고려한다. 먼저, 기존 개발된 시스템 알고리듬을 기초로 하여 SystemC로 기능 블럭과 인터페이스를 분리하여 정의한다 이렇게 정의된 기능 블록과 인터페이스를 모듈화하고 묶어서 실행 가능한 사양을 만들어 충분한 기능 검증을 수행한다. 두번째로 S/W로 구현할 부분과 H/W로 구현할 부분을 나누어, S/W 부분의 인터페이스는 사이클 정확도를 갖도록 기술하며 기능 블럭은 기존 S/W 개발 환경을 사용하여 구현한다 H/W 부분의 IO 는 다양한 추상화단계로 이벤트를 기술하고 내부 동작은 기능에 기반을 두고 작성한다. 이 사양이 만족해야 할 시스템 요구 성능을 발휘하도록 성능분석을 수행하고, 이 결과가 S/W, H/W 분할 과정과 인터페이스 구체화 과정에 영향을 미친다. 시스템 성능을 내는 이 사양을 기초로 하여 사이클 정확도를 갖는 H/W 부분은 변환 프로그램을 이용하거나 직접 HDL RTL 설계로 변환한다. 이 방법은 기존 C/C++ 프로그램 개발자와 VHDL/Verilog 설계자가 쉽게 적응할 수 있어 기존 ASIC 개발자가 저렴한 비용으로 시스템 통합 설계 및 검증을 통하여 SoC를 개발하고자 할 때 특히 더 적합하다.

• 한국통신학회논문지
• /
• 제30권3C호
• /
• pp.102-111
• /
• 2005

본 논문에서는 MPEG-4 AVC 부호화기를 위한 고속 인터 예측기에 대한 하드웨어 구조를 제안한다. 동영상 압축기술인 MPEG-4 AVC 부호화기의 전체 구성 중에서 핵심 부분인 인터 예측기를 1/4화소 단위로 움직임 추정을 수행 할 수 있도록 하드웨어 구조를 설계하였으며 이를 위해 블록 조각화, 움직임 추정, 움직임 보정의 기본적인 구조를 구성하고 실시간 동영상 부호화를 할 수 있도록 인터 메모리와 1/4화소 단위 고속 블록 계산기 등을 이용하였다. 구현된 전체 모듈은 Altera Excalibur 디바이스와 Xilinx Virtex2 디바이스를 이용한 FPGA 구성을 통해 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증을 하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현할 경우 최대 동작 주파수가 약 62.5MHz이며 성능은 QCIF크기의 영상데이터를 기준으로 초당 약 88프레임의 인터예측을 수행할 수 있다. 본 성능은 하드웨어 기반의 MPEG-4 AVC 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• 한국통신학회논문지
• /
• 제24권6B호
• /
• pp.1074-1079
• /
• 1999

155.52 Mbps STM-1급 디지털 통신용 고성능 CMOS 리시버 칩을 설계 제작하였다. 제작된 리시버는 전송선로의 단락 또는 송신 중단 등으로 인해 데이터신호가 입력되지 않거나, 정전 발생 또는 시스템의 유지보수 등으로 인해 전원이 차단되었다가 복구될 때에도 155.52 MHz의 클락 주파수를 유지하여 항상 안정된 동작을 할 수 있는 구조로 이루어진다. 이를 위해 설계된 회로는 PLL을 기본으로 한 데이터 및 클락 복원회로 외에 데이터 감시회로와 전원 감시회로도 내장한다. 측정 결과 제작된 IC는 데이터신호가 입력되는 정상적인 상황에서뿐만 아니라, 데이터신호가 입력되지 않는 비정상적인 상황하에서도 항상 155.52 MHz의 안정된 클락을 발생시키고 있음을 알 수 있었음, PLL 루프의 실효 지터도 23 ps로 우수한 특성을 나타내었다.

• 제어로봇시스템학회논문지
• /
• 제6권10호
• /
• pp.903-910
• /
• 2000

In this paper, we describe a slave chip based on the Profibus-DP protocol and a system board to verify the developed slave chip. The Profibus-DP protocol is designed using VHDL and implemented on FPGA. The system board adopting the developed FPGA is designed FPGA is designed in which the firmware is implemented on Intel 8051 by using C language. Among the Profibus-DP protocols, low level layers from the physical layer to the data link layer is implemented in the form of hardware that we are able to greatly reduce the CPU load in processing protocols, and then higher layers could be processed by software. These technologies result in an IP to make terminal devices in the distributed control systems. Therefore, many digital logics as well as communication logics can be implemented onto SOC(System On a Chip) and it could be applied to various fieldbus-related areas.

• 대한전자공학회논문지SD
• /
• 제39권4호
• /
• pp.84-92
• /
• 2002

최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.492-495
• /
• 1999

In this paper, a research is focused on implementation of the handwritten Korean-character recognition system using a neural coprocessor for PDA application. The proposed coprocessor is composed of a digital neural network called DMNN and a RISC-based dedicated controller in order to achieve high speed as well as compactness. Two neural networks are used for recognition, one for stroke classification out of extended 11 strokes and the other for grapheme classification. Our experimental result shows that the successful recognition rate of 92.1% over 3,000 characters written by 10 persons can be obtained. Moreover, it can be improved to 95.3% when four candidates are considered. The design verification of tile proposed neural coprocessor is conducted using the ASIC emulator for further hardware implementation.

• 디지털산업정보학회논문지
• /
• 제9권2호
• /
• pp.55-61
• /
• 2013

A field-programmable gate array (FPGA) is an integrated circuit designed to be configured by a customer or a designer after manufacturing. The FPGA configuration is generally specified using a hardware description language (HDL), similar to that used for an application-specific integrated circuit (ASIC) (circuit diagrams were previously used to specify the configuration, as they were for ASICs, but this is increasingly rare). Contemporary FPGAs have large resources of logic gates and RAM blocks to implement complex digital computations. In this paper, we implement a system of digital instrumentation using FPGA. This system consists of the trigger part, memory address controller part, control FSM part, Encoder part, LCD controller part. The hardware implement using FPGA and the verification of the operation is done in a PC simulation. The proposed hardware was mapped into Cyclone III EP2C5Q208 from Altera and used 1,700(40%) of Logic Element (LE). The implemented circuit used 24,576-bit memory element with 6-bit input signal. The result from implementing in hardware (FPGA) could operate stably in 140MHz.

• 대한임베디드공학회논문지
• /
• 제10권6호
• /
• pp.363-372
• /
• 2015

Recent some SoC FPGA Releases that integrate ARM processor and FPGA fabric show better performance compared to the ASIC SoC used in typical embedded image processing system. In this study, using the above advantages, we implement a SoC FPGA-based Real-Time Object Recognition and Tracking System. In our system, the video input and output, image preprocessing process, and background subtraction processing were implemented in FPGA logics. And the object recognition and tracking processes were implemented in ARM processor-based programs. Our system provides the processing performance of 5.3 fps for the SVGA video input. This is about 79 times faster processing power than software approach based on the Nios II Soft-core processor, and about 4 times faster than approach based the HPS processor. Consequently, if the object recognition and tracking system takes a design structure combined with the FPGA logic and HPS processor-based processes of recent SoC FPGA Releases, then the real-time processing is possible because the processing speed is improved than the system that be handled only by the software approach.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2005년도 추계학술발표대회 및 정기총회
• /
• pp.1375-1378
• /
• 2005

향후 국내에서 개발되는 저궤도 관측위성의 고성능 탑재컴퓨터로 유럽에서 자체적으로 개발하여 위성용으로 활용하고 있는 MCM-ERC32 를 사용할 예정이다. MCM-ERC32 는 크게 32-비트 ERC32SC 프로세서와 프로세서의 기능을 보완하고 추가적인 기능들을 제공하기 위해 제작된 ASIC인 VASI(Very Advanced Sparc Interface), 그리고 메모리(SRAM, DRAM, EEPROM, etc.)로 구성되어 있다. 위성의 탑재소프트웨어를 설계 및 개발하는데 있어서 가장 기본적으로 요구되는 기능이 타이머이다. 탑재소프트웨어는 타이머를 통하여 태스크들의 관리와 스케쥴링 등을 수행하게 된다. 위성과 같이 높은 정확도가 요구되는 실시간 임베디드 시스템에서는 타이머의 구현이 매우 중요하다. ERC32SC 프로세서 자체에서도 RTC, GPT(General Purpose Timer), WDT(Watchdog Timer)와 같은 기본적인 타이머 기능을 제공하지만 VASI 에서도 클락과 사이클이라는 개념을 이용한 RTC 를 제공한다. 어느 타이머를 사용하는가는 전적으로 개발자의 선택이다. ERC32SC 프로세서에서 제공하는 타이머는 상용의 임베디드 시스템에서 제공하는 기능과 동일하다. 본 논문에서는 위성탑재소프트웨어 개발에 필요한 RTC 를 설계하기 위한 MCM-ERC32 에서 제공하는 VASI RTC 의 구조와 기능에 대하여 소개하고자 한다.