• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.549-550
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• 2008

This paper proposed and designed the modified flash analog-to-digital converter(ADC). The speed of new architecture is similar to conventional flash ADC but the die area consumption is much less due to reduce numbers of comparators. The circuits which are implemented in this paper is simulated with LT SPICE and layout with Electric tools of computer.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2023년도 춘계학술대회
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• pp.184-185
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• 2023

육상의 원격제어자가 선박을 제어할 때 가상의 모형선박이 같이 조종되도록 하여, 운전상태의 확인을 도울수 있도록 하고, 시험운항시 에뮬레이터를 선박에 연결하여 원격운전데이터의 시각적 확인이 될수 있도록 하였다. 또한 이더넷의 디지털데이터가 아날로그로 변환된후 커넥터로 케이블을 연결할수 있도록 하여, 아날로그 인터페이스를 가진 선박의 장비가 제어가 될수 있는 예시를 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.1023-1026
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• 2005

본 논문에서는 SDR(Software Defined Radio) 시스템을 위한 Digital IF(Intermediate Frequency) Up/Down 변환기를 설계하고 성능을 평가하였다. 설계한 시스템은 AD 변환부, DA 변환부 및 Up-Down conversion 기능을 수행하는 FPGA로 구성된다. AD 변환부는 Analog Device 사의 AD6645를 사용하였으며, DA 변환부는 Analog Device 사의 AD9775를 사용하였다. Up-Down conversion 기능을 수행하는 FPGA부는 샘플된 IF 입력을 혼합기와 NCO에 의해 기저대역(DC)으로 다운 시키는 역할을 하며, 14bit의 기저대역(DC) 신호를 혼합기와 NCO에 의해 IF 출력으로 올려주는 역할을 한다. 이러한 설계는 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성 및 우수한 성능 향상을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.804-807
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• 2005

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가 하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF 주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.961-965
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• 2006

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1014-1015
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• 2015

본 논문은 MLCC (Multi-Layer Ceramic Capacitor) 시험용 전원 장치의 설계에 대해 기술 하였다. 개발된 전원 장치의 정격 출력 전압과 전류는 600V / 2A이며 경부하에서 중부하까지 200mV이하의 고 정밀도를 가진다. 전원 장치의 토플로지는 2-스위치 플라이백 컨버터를 인터리브시켜 고 전력/고 시스템 주파수가 가능하도록 구성했다. 출력 필터와 시스템 제어기를 설계하여 전압 리플과 노이즈를 감쇠시키고 시스템 안정도를 높였다. 특히 16bit AD변환기를 이용하여 제어 변수를 받아, DSP(TI사(社) TMS320F28335)로 정전압(CC) / 정전류(CV) 모드 제어를 보다 정밀하게 하였다. 최종적으로 시뮬레이션과 실험을 통해 고 정밀 전압의 전원 장치 설계의 타당성을 확인 하였다.

• 비파괴검사학회지
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• 제26권2호
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• pp.99-107
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• 2006

자기적인 방법을 이용한 비파괴검사는 강자성체 표면 및 표면 근방의 균열을 탐상하는데 매우 유용하다. 균열을 평가하기 위해서는 시험편상의 누설자속분포를 정량적으로 취득해야 한다. 자기카메라는 큰 리프트오프에서 누설자속분포를 얻기 위하여 제안되었다. 자기카메라는 지원, 자기렌즈, AD 변환기, 인터페이스 및 컴퓨터로 구성되어 있다. 측정 대상체로부터 누설된 자속 또는 흐트러진 자장은 지기렌즈로 집속된 후, 배열된 작은 지기센서에 의하여 아날로그신호로 변환된다. 이러한 아날로그 신호는 AD 변환기에 의하여 디지털신호로 변환되고, 인터페이스 및 컴퓨터에 의하여 저장, 영상화 및 처리된다. 그러나, 지급까지의 자기카메라는 범용 AD변환기를 사용하기 때문에 변환 및 스위칭속도, 검출범위 및 분해능, 직접 메모리 액세스(DMA, direct memory access), 임시저장속도 및 저장량에 한계점을 가지고 있었다. 또한, S/N비를 높이기 위하여 OP-AMP의 도입, 신호의 증폭, 배선의 감소, LPF의 사용과 팥은 개선된 기술이 필요하다. 본 논문은 상술한 조건들을 만족하기 위하여 OP-AMP, LPF, 마이크로프로세서 및 DMA 회로를 포함한 자기카메라 전용 임베디드형 AD 변환기를 제안한다.

• 한국산학기술학회논문지
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• 제4권2호
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• pp.63-70
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• 2003

본 논문에서는 반도체 제조장비의 핵심 부품 중에 하나인 질량유량제어기(MFC, Mass Flow Controller)클 설계하고 구현하였다 Microchip社의 마이크로콘트롤러(Microcontroller) PIC 16F876을 사용하여 개발된 MFC는 여러가지 문제점을 가진 아날로그(Analog) 방식의 MFC와 고가의 DSP(Digital Signal Processor) 및 고분해능의 AD변환기(Analog to Digital Convertor)를 사용하는 디지털 MFC의 장점을 혼합한 하이브리드형(Hybrid-Type)이다. 본 논문에서 개발된 MFC는 크게 센서부(Sensor Unit), 제어부(Control Unit), 구동기부(Actuator Unit)로 구성되었으며, 성능향상을 위한 자동보정(Automatic Calibration) 알고리즘과 표준테이블(Reference Table) 방식을 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.579-584
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• 2008

고속철도 차륜의 미소결함을 고속 고공간 분해 능으로 측정할 수 있는 새로운 비파괴검사법이 요구되고 있다. 본 연구는 종래의 스캔형 자기카메라를 개선하여, 다중증폭회로와 결함표시를 위한 펄스 발생기를 장착한 신호처리회로를 제안한다. 홀센서를 선형으로 배열하고, 배열의 직각방향으로 차륜이 정속으로 회전하게 하면, 차륜의 답면을 검사할 수 있다. 각각의 홀전압을 증폭하고, AD변환기를 통하여 $\mu$-processor에 의하여 시간에 따른 전압차, 즉 ${\partial}V_H/{\partial}t$를 연산한다. ${\partial}V_H/{\partial}t$가 결함의 존재를 의미하는 비교치보다 클 때 pulse 신호가 발생하여 결함을 지시한다. 휠 시험편을 이용하여 제안된 방법을 검증하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.