• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.535-541
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• 2016

A low phase noise META-VCO based-on meta-structure was designed using 65 nm CMOS process. We used a meta-structure to get good phase noise characteristics. The measured phase noises are -67.8 dBc/Hz, -96.37 dBc/Hz, and -107.37 dBc/Hz at 100 kHz, 1 MHz, and 10 MHz offset respectively. The META-VCO operates 8.45~8.77 GHz according to VCTRL, and the output power is -19.12 dBm. The power consumption is 28 mW with 1.2-V supply voltage. The calculated FOM is -140.76 dBc/Hz.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.817-824
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• 2016

A simultaneous bidirectional transceiver over a single wire has been developed in a 65 nm CMOS technology for a command and control bus. The echo signals of the simultaneous bidirectional link are cancelled by controlling the decision level of receiver comparators without power-hungry operational amplifier (op-amp) based circuits. With the clock information embedded in the rising edges of the signals sent from the source side to the sink side, the data is recovered by an open-loop digital circuit with 20 times blind oversampling. The data rate of the simultaneous bidirectional transceiver in each direction is 75 Mbps and therefore the overall signaling bandwidth is 150 Mbps. The measured energy efficiency of the transceiver is 56.7 pJ/b and the bit-error-rate (BER) is less than $10^{-12}$ with $2^7-1$ pseudo-random binary sequence (PRBS) pattern for both signaling directions.

• Journal of electromagnetic engineering and science
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• 제18권2호
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• pp.141-143
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• 2018

Two 110-GHz oscillators have been developed in 65-nm CMOS technology. To study the effect of layout on the circuit performance, both oscillators had the same LC cross-coupled topology but different layout schemes of the circuit. The oscillator with the conventional cross-coupled design (OSC1), showed an output power of -3.9 dBm at 111 GHz with a phase noise of -75 dBc/Hz at 1-MHz offset. On the other hand, OSC2, with a modified cross-coupled line layout, generated an output power of -2.0 dBm at 117 GHz with a phase noise of -77 dBc/Hz at 1-MHz offset. The result indicates that the optimized layout can improve key oscillator performances such as oscillation frequency and output power.

• 한국전자파학회논문지
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• 제25권12호
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• pp.1236-1242
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• 2014

본 연구에서는 65-nm CMOS 공정을 이용하여 D-밴드 주파수 대역(110~170 GHz)의 전압 제어 발진기(voltage controlled oscillator)를 제작 및 측정을 수행하였다. 발진기의 구조는 푸쉬-푸쉬(push-push) 방식에 기반을 두고 있다. 제작된 전압 제어 발진기의 동작 주파수의 범위는 152.7~165.8 GHz로 측정되었으며 이때의 출력 전력은 -17.3 dBm에서 -8.7 dBm까지의 값을 보였다. 이 회로의 위상잡음(phase noise)은 10 MHz 오프셋에서 -90.9 dBc/Hz로 측정되었고, 측정용 패드를 포함한 제작된 칩의 크기는 $470{\mu}m{\times}360{\mu}m$이다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.877-882
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• 2016

본 논문에서는 LC 공진회로를 이용한 2 단자 능동 인덕터를 제안한다. 제안된 회로는 기존 자이레이터 구조의 1 단자 능동 인덕터들을 캐스코드 형태로 결합하였으며, 두 자이레이터 사이에 LC 공진회로를 추가시켰다. LC 공진회로는 능동 인덕터를 구성하는 트랜지스터의 기생 성분들을 상쇄시킴으로써 넓은 대역에서 높은 Q-지수를 제공한다. 제안된 회로는 삼성전자 65 nm 공정을 이용하여 시뮬레이션과 제작을 수행하였으며, 1~6 GHz 대역에서 2 nH의 일정한 인덕턴스와 40 이상의 높은 Q-지수를 가진다.

• 한국전자파학회논문지
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• 제23권7호
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• pp.784-790
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• 2012

본 논문에서는 UWB의 6~10 GHz 주파수 대역을 위한 디지털 방식의 CMOS UWB 펄스 발생기를 제안하였다. 제안된 펄스 발생기는 매우 적은 전력 소모와 간단한 구조로 설계 및 구현되었다. 이 펄스 발생기는 가변되는 shunt capacitor 방식으로 구성된 CMOS delay line을 사용하여 중심 주파수를 제어할 수 있게 하였고, Gaussian Pulse Shaping 회로를 이용하여 FCC 등에서 제시하는 UWB 스펙트럼 규정을 만족할 수 있도록 설계하였다. 측정결과, 가변 가능한 중심 주파수는 4.5~7.5 GHz까지 자유롭게 조절이 가능하였고, 펄스의 폭은 대략 1.5 ns였다. 그리고 10 MHz의 PRF 조건에서 310 mV pp의 크기의 펄스 신호를 보여주었다. 회로는 0.13 um CMOS 공정으로 제작되었고, 코어의 크기는 $182{\times}65um^2$로 매우 작은 크기로 설계되었으며, 평균 소모 전력은 1.5 V 전원을 사용하는 출력 buffer에서 11.4 mW를 소모하고, 이를 제외한 코어에서는 0.26 mW의 매우 작은 전력을 소모하고 있다.

• 한국전자파학회논문지
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• 제23권10호
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• pp.1151-1156
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• 2012

본 논문에서는 77 GHz 자동차 레이더 시스템에서 거리가 달라도 일정한 감도를 유지할 수 있도록 하는 베이스밴드 필터를 제안하였다. 기존의 DCOC(DC Offset Cancellation) loop 회로를 이용하여 DC offset을 제거함과 동시에 거리에 따른 수신 전력의 크기 차이를 이득으로 상쇄시킬 수 있도록 하였다. 측정 결과, 이득은 최대 51 dB의 크기를 가지며, 고역 통과 차단 주파수는 5 kHz에서 15 kHz까지 가변 가능하게 하였다. 거리에 따른 손실을 보상하기 위한 고역 통과 필터의 기울기는 거리 보상 범위를 위해 -10~-40 dB/decade로 가변이 가능하게 설계되었다. 1 V의 전압에서 전류 소모는 4.3 mA이며, 측정된 NF는 26 dB이고, IIP3는 +4.5 dBm을 가진다. 칩은 65 nm CMOS 공정을 사용하였으며, 입출력 패드를 제외한 크기는 $500{\mu}m{\times}1,050{\mu}m$이다.

• 전기전자학회논문지
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• 제25권1호
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• pp.133-138
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• 2021

본 논문에서는 높은 출력 전력을 확보함과 동시에 효율을 개선시킬 수 있는 전력 증폭기 구조를 제안하였다. 전력 소모를 최소화하기 위하여 구동 증폭단은 공통-소스 구조를 적용하였으며, 높은 출력 전력 확보를 위하여 전력 증폭단은 스택 구조를 적용하였다. 제안하는 구조의 검증을 위하여 아홉 개의 금속층을 제공하는 65-nm RFCMOS 공정을 이용하여 Ku 대역 전력 증폭기를 설계하였다. 동작 주파수 14 GHz에서 16 GHz 일 때, P1dB, power-added efficiency 및 전력 이득은 각각 20 dBm 이상, 23 dB 이상 및 25% 이상으로 확인 되었다.

• Journal of the Optical Society of Korea
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• 제18권5호
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• pp.564-568
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• 2014

We present a 25-Gb/s optical transmitter composed of a Si ring modulator and CMOS driver circuit. The Si ring modulator is realized with 220-nm Si-on-insulator process and the driver circuit with 65-nm CMOS process. The modulator and the driver are hybrid-integrated on the printed circuit board with bonding wires. The driver is designed so that the parasitic bonding wire inductance provides enhanced driver bandwidth. The transmitter successfully demonstrates 25-Gb/s operation.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.99-106
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• 2012

For CMOS technology of 65 nm and beyond, the gate leakage current can not be negligible anymore. In this paper, the impact of the gate leakage current in ring voltage-controlled oscillator (VCO) on phase-locked loop (PLL) is analyzed and modeled. A voltage -to-voltage (V-to-V) circuit is proposed to reduce the voltage ripple on $V_{ctrl}$ induced by the gate leakage current. The side effects induced by the V-to-V circuit are described and optimized either. The PLL design is based on a standard 65 nm CMOS technology with a 1.8 V power supply. Simulation results show that 97 % ripple voltage is smoothed at 216 MHz output frequency. The RMS and peak-to-peak jitter are 3 ps and 14.8 ps, respectively.