• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2012년도 춘계학술대회 논문집
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• pp.71-72
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• 2012

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2013년도 춘계학술대회 논문집
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• pp.837-838
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• 2013

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2012년도 추계학술대회 논문집
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• pp.485-486
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• 2012

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.43-51
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• 2014

3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.111-129
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• 2005

Pop provides OEMs and EMS with a platform to cost effectively expand options for logic + memory 3D integration - Expands device options by simplifying business logistics of stacking - Integration controlled at the system level to best match stacked combinations with system requirements - Eliminates margin stacking and expands technology reuse - Helps manage the huge cost impacts associated with increasing demand for multi media processing and memory. PoP is well timed to enable and leverage: - Mass customization of systems for different use (form, fit and function) requirements o Bband and apps processor + memory stack platforms - Logic transition to flip chip enables PoP size reduction o Area and height reduction. Industry standardization is progressing. Amkor provides full turn-key support for base package, memory package and full system integration.

• 마이크로전자및패키징학회지
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• 제24권2호
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• pp.11-15
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• 2017

실리콘 칩을 적층하는 3D 멀티 플립칩 패키지의 경우 방열문제가 대두됨에 따라 접착 접합부의 열전도도 향상이 요구되고 있다. 본 연구에서는 플립칩 본딩용 비전도성 접착제(NCP)에 있어서 알루미나 필러의 첨가가 NCP의 물성 및 열전도도에 미치는 영향을 조사하였다. 알루미나 필러는 미세피치 플립칩 접속을 위해 평균입도 400 nm의 미세분말을 사용하였다. 알루미나 필러 함량이 0~60 wt%까지 증가함에 따라 60 wt% 첨가 시 0.654 W/mK에 도달하였다. 이는 동일 첨가량 실리카의 0.501 W/mK보다는 높은 열전도도이지만, 동일 함량의 조대한 알루미나 분말을 첨가한 경우에 비해서는 낮은 열전도도로, 미세 플립칩 본딩을 위해 입도가 미세한 분말을 첨가하는 것은 열전도도에 있어서는 불리한 효과로 작용함을 알 수 있었다. NCP의 점도는 40 wt% 이상에서 급격히 증가하는 현상을 나타내었는데, 이는 미세 입도에 따른 필러 간 상호작용의 증가에 기인하는 것으로, 미세피치 플립칩 본딩을 위해 열전도도가 우수한 미세 알루미나 분말을 사용하기 위해서는 낮은 점도를 유지하면서 필러 첨가량을 증가시킬 수 있는 분산방안이 필요한 것으로 판단되었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.67-88
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• 2005

Mold-Flow 3 Die Stack CSP of Mold array packaging with different Gate types. As high density package option such as 3 or 4 die stacking technologies are developed, the major concerning points of mold related qualities such as incomplete mold, exposed wires and wire sweeping issues are increased because of its narrow space between die top and mold surface and higher wiring density. Full 3D rheokinetic simulation of Mold flow for 3 die stacking structure case was done with the rheological parameters acquired from Slit-Die rheometer and DSC of commercial EMC. The center gate showed severe void but corner gate showed relatively better void performance. But in case of wire sweeping related, the center gate type showed less wire sweeping than corner gate types. From the simulation results, corner gate types showed increased velocity, shear stress and mold pressure near the gate and final filling zone. The experimental Case study and the Mold flow simulation showed good agreement on the mold void and wire sweeping related prediction. Full 3D simulation methodologies with proper rheokinetic material characterization by thermal and rheological instruments enable the prediction of micro-scale mold filling behavior in the multi die stacking and other complicated packaging structures for the future application.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.478-480
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• 2004

다이아몬드 톱날을 이용한 얇은 Si 웨이퍼의 기계적인 다이싱은 chipping, crack 등의 문제점을 발생시킨다. 또한 stacked die 나 multi-chip등과 같은 3D-WLP(wafer level package)에서 via를 생성하기 위해 현재 사용되는 화학적 etching은 공정속도가 느리고 제어가 힘들며, 공정이 복잡하다는 문제점을 가지고 있다. 이러한 문제점을 해결하기 위해 현재 연구되고 있는 분야가 레이저를 이용한 웨이퍼 다이싱 및 드릴링이다. 본 논문에서는 UV 레이저를 이용한 얇은 Si 웨이퍼 다이싱 및 드릴링 시스템에 대해 소개하고, 웨이퍼 다이싱 및 드릴링 실험결과를 바탕으로 적절한 레이저 및 공정 매개변수에 대해 설명한다.

• Smart Structures and Systems
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• 제6권5_6호
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• pp.661-673
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• 2010

This paper presents recent developments in an extremely compact, wireless impedance sensor node (the WID3, $\underline{W}$ireless $\underline{I}$mpedance $\underline{D}$evice) for use in high-frequency impedance-based structural health monitoring (SHM), sensor diagnostics and validation, and low-frequency (< ~1 kHz) vibration data acquisition. The WID3 is equipped with an impedance chip that can resolve measurements up to 100 kHz, a frequency range ideal for many SHM applications. An integrated set of multiplexers allows the end user to monitor seven piezoelectric sensors from a single sensor node. The WID3 combines on-board processing using a microcontroller, data storage using flash memory, wireless communications capabilities, and a series of internal and external triggering options into a single package to realize a truly comprehensive, self-contained wireless active-sensor node for SHM applications. Furthermore, we recently extended the capability of this device by implementing low-frequency analog-to-digital and digital-to-analog converters so that the same device can measure structural vibration data. The compact sensor node collects relatively low-frequency acceleration measurements to estimate natural frequencies and operational deflection shapes, as well as relatively high-frequency impedance measurements to detect structural damage. Experimental results with application to SHM, sensor diagnostics and low-frequency vibration data acquisition are presented.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.