• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.53-58
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• 2003

The Wafer Level Packaging is one of the most important technologies in the semiconductor industry today. Its primary advantages are its small form factor and low cost potential for manufacturing including test procedure. The CASIO's WLP samples, application example and the structure are shown in Fig.1, 2&3. There are dielectric layer , under bump metal, re-distribution layer, copper post , encapsulation material and terminal solder .The key technologies are 'Electroplating thick copper process' and 'Unique wafer encapsulation process'. These are very effective in getting electrical and mechanical advantages of package. (Fig. 4). CASIO and CMK are developing a new System Packaging technology called the Embedded Wafer Level Package (EWLP) together. The active components (semiconductor chip) in the WLP structure are embedded into the Printed Wiring Board during their manufacturing process. This new technical approach has many advantages that can respond to requirements for future mobile products. The unique feature of this EWLP technology is that it doesn't contain any solder interconnection inside. In addition to improved electrical performance, EWLP can enable the improvement of module reliability. (Fig.5) The CASIO's WLP Technology will become the effective solution of 'KGD problem in System Packaging'. (Fig. 6) The EWLP sample shown in Fig.7 including three chips in the WLP form has almost same structure wi_th SoC's. Also, this module technology are suitable for RF and Analog system applications. (Fig. 8)

• Asian-Australasian Journal of Animal Sciences
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• 제27권8호
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• pp.1157-1163
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• 2014

This study was conducted to observe the effects of gas composition in modified atmosphere packaging (MAP) on the shelf-life of Longissimus dorsi of Korean Native Black Pigs-Duroc Crossbred ($KNP{\times}D$) during refrigerated storage. Muscle sample was obtained from the left side of carcass of seven months old of $KNP{\times}D$ barrow. The sample was sliced into 1 cm in thickness, placed on trays (two slices/tray) and filled with different gas composition, i.e. 0:20:80/$O_2:CO_2:N_2$ (MAP1), 30:20:50/$O_2:CO_2:N_2$ (MAP2) and 70:20:10/$O_2:CO_2:N_2$ (MAP3). Other slices of sample were vacuum packed (VP) as a control. All packs were stored at $5{\pm}1^{\circ}C$. At 12 d of storage, pH value of MAP2 and MAP3 were higher (p<0.05) than that of MAP1 and pH value of MAP1 was higher (p<0.05) than that of VP. At 6 d of storage, redness ($a^*$) value of MAP2 and MAP3 were higher (p<0.05) than that of VP and MAP1 and, at 9 and 12 d of storage, redness value of MAP3 was higher (p<0.05) than that of VP, MAP1, and MAP2. At 3, 6, 9, and 12 d of storage, the 2- thiobarbituric acid reactive substances (TBARS) value of MAP3 was higher than that of MAP2 and TBARS value of MAP2 was higher than that of VP and MAP1. At 3, 6, 9, and 12 d of storage, volatile basic nitrogen values of MAP2 and MAP3 were higher (p<0.05) than those of VP and MAP1. At 3 d of storage, total aerobic plate counts of MAP2 and MAP3 were higher (p<0.05) than those of VP and MAP1 and, at 6 d of storage, total aerobic plate counts of MAP3 was higher (p<0.05) than that of MAP1 and MAP2. However, there was no significant different total aerobic plate count among MAP1, MAP2, and MAP3 at 9 and 12 d of storage. There was no significant different total anaerobic plate count among MAP1, MAP2, and MAP3 during storage. It is concluded that the MAP containing 30:20:50/$O_2:CO_2:N_2$ gas composition (MAP2) might be ideal for better meat quality for $KNP{\times}D$ meat.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 춘계 기술심포지움 논문집
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• pp.104-108
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• 2002

This paper was investigated the lead free solder characteristics by P mass percentage chang e. Tension test, wetting balance test, spread test, and analysis of intermetallic compound after isothermal aging of Sn-2.5Ag-0.7Cu-0.005P, Sn-2.5Ag-0.7Cu-0.01P, Sn-2.5Ag-0.7Cu-0.02P, Sn-0.7Cu-0.005P were performed for estimation. By adding P on the solder alloys, it was showe d improvement of tensile strength, reduction of intermetallic compound growth and reduction of oxidization of fusible solder under wave soldering processes. After comparing solder alloy containing P with tin lead eutectic solder alloy, p containing solder alloys showed much better solderability than eutectic solder alloys.

• 마이크로전자및패키징학회지
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• 제20권1호
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• pp.1-5
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• 2013

3D integration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 C
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• pp.2395-2397
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• 2005

A low voltage operated piezoelectric RF MEMS in-line switch has been realized by using silicon bulk micromachining technologies for advanced mobile/wireless applications. The developed RF MEMS in-line switches were comprised of four piezoelectric cantilever actuators with an Au contact metal electrode and a suspended Au signal transmission line above the silicon substrate. The measured operation dc bias voltages were ranged from 2.5 to 4 volts by varying the thickness and the length of the piezoelectric cantilever actuators, which are well agreed with the simulation results. The measured isolation and insertion loss of the switch with series configuration were -43dB and -0.21dB (including parasitic effects of the silicon substrate) at a frequency of 2GHz and an actuation voltage of 3 volts.

• 마이크로전자및패키징학회지
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• 제11권1호
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• pp.71-76
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• 2004

무선 이동 통신에 응용할 수 있는 소형의 집적된 형태의 여파기를 LTCC기술과 인터디지털 커패시터 (Interdigital capacitor)를 가진 컴라인 타입(Combline type)의 구조를 이용해 구현했다. 또한 T 패턴을 가지는 마이크로스트립(Microstrip)타입의 공진기를 이용해 LTCC 기판의 전기적 성능을 측정했다. 구현된 여파기는 인터디지털과 컴라인 구조를 이용해 2.7mm${\times}$2.03mm의 비교적 소형으로 구현할 수 있었고 5.09 GHz의 중심주파수에서 1.8 dB의 삽입손실, 37.6 dB의 반사손실, 그리고 280 MHz의 대역폭을 가졌다. 제안된 여파기는 작은 크기와 간단한 구조로 인해 여러 가지 LTCC기판의 집적형 여파기로 응용될 수 있을 것이다.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.5-9
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• 2015

3차원 적층 반도체에서의 열관리를 위한 연구 동향에 대해서 살펴보았다. 적층 구조는 평면구조와 달리 단위 패키지당 발열량 증가, 단위 바닥면적당 전력 소비량 증가, 이웃 칩의 영향으로 과열 가능성의 증가, 냉각구조 추가의 어려움, 국부 열원의 발달 등으로 발열 문제가 매우 심각해질 수 있으며, 특히 국부 열원은 적층을 위해 칩 두께가 얇아짐으로 더욱 심화되고 있어 이를 고려한 발열관리가 필요하다. 구리 TSV는 높은 열전도도를 이용하여 열원의 열을 효과적으로 주변으로 배출하는 역할을 하며 범프 및 gap 충진 재료, 적층 순서와 함께 적층 반도체의 열확산에 큰 영향을 미친다. 이는 실험으로나 수치해석으로 확인되고 있으며, 향후 적층 구조의 각 구성 요소들의 열 특성을 반영한 회로 설계가 이루어질 것으로 예상된다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 The IMAPS-Korea Workshop 2001 Emerging Technology on packaging
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• pp.127-133
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• 2001

솔더볼의 피로강도에 대한 솔더 조성의 영향을 조사하기 위하여 패키지 신뢰성 시험을 실시하였다. 공정조성 솔더, S $n_{62}$P $b_{36}$A $g_2$, S $n_{63}$P $b_{34.5}$A $g_2$S $b_{0.5}$ 솔더를 사용해 제조된 시편을 MRT Lv 2a 조건에서 전처리 후 TC 시험을 수행하였다. 제조 직후, 전처리 후, TC 후 각각에 대하여 전단강도를 측정하였으며, 미세 조직 사진을 얻었다. 또한, SEM과 EDX를 이용하여 파괴 기구에 대한 분석을 실시하였으며, 신뢰성 시험 후 전단강도의 저하에 대하여 논의하였다.다.

• 마이크로전자및패키징학회지
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• 제11권3호
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• pp.31-36
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• 2004

연자성 차폐필름에 대하여 ASTM 방법 및 2-port flanged coaxial line 방법으로 RF (radio-frequency) 영역에서 전자기파 차폐특성을 측정하여 원역장에서의 차폐요인을 정량적으로 분석하였다. 4-13.5 GHz의 고주파 영역에서 연자성 차폐필름의 차폐효과는 반사손실에 의한 효과가 아니라 주로 흡수손실에 의한 차폐효과를 가졌다.

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.8-16
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• 2023

디바이스 소형화의 한계에 다다르면서, 이를 극복할 수 있는 방안으로 차세대 패키징 기술의 중요성이 부각되고 있다. 병목 현상을 해결하기 위해 2.5D 및 3D 인터커넥트 피치의 필요성이 커지고 있는데, 이는 신호 지연을 최소화 할 수 있도록 크기가 작고, 전력 소모가 적으며, 많은 I/O를 가져야 하는 등의 요구 사항을 충족해야 한다. 기존 솔더 범프의 경우 미세화 한계와 고온 공정에서 녹는 등의 신뢰성 문제가 있어, 하이브리드 본딩 기술이 대안책으로 주목받고 있으며 최근 Cu/SiO₂ 구조의 문제점을 개선하고자 SiCN에 대한 연구 또한 활발히 진행되고 있다. 해당 논문에서는 Cu/SiO₂ 구조 대비 Cu/SiCN이 가지는 이점을 전구체, 증착 온도 및 기판 온도, 증착 방식, 그리고 사용 가스 등 다양한 증착 조건에 따른 SiCN 필름의 특성 변화 관점에서 소개한다. 또한, SiCN-SiCN 본딩의 핵심 메커니즘인 Dangling bond와 OH 그룹의 작용, 그리고 플라즈마 표면 처리 효과에 대해 설명함으로써 SiO₂와의 차이점에 대해 기술한다. 이를 통해, 궁극적으로 Cu/SiCN 하이브리드 본딩 구조 적용 시 얻을 수 있는 이점에 대해 제시하고자 한다.