• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.722-725
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• 2010

본 논문에서는 IEEE 802.16e layered LDPC(Low Density Parity Check) 복호기의 layer별 에러 수렴속도 및 비트오율 성능 분석을 통해 최적 설계사양을 도출하였다. Matlab으로 모델링된 layered LDPC 복호기를 QPSK 변조와 백색 가우시안 잡음 채널 하에 시뮬레이션 하였다. 표준에 제시된 블록길이 중 576, 1440, 2304에 대해 부호화율이 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6인 PCM(Parity Check Matrix)을 사용한 시뮬레이션 결과를 바탕으로 블록길이와 부호율이 복호기의 성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상일 때 안정된 복호성능을 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.775-778
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• 2000

2채널의 MPEG-2 Layer-Ⅲ 오디오 복호화 알고리듬이 16비트의 고정소수점 연산기로도 고음질의 오디오출력을 얻을 수 있도록 최적화를 수행하였다. 고음질을 얻기 위하여 고정소수점 연산기에서 발생하는 양자화 오차를 최소화 하였으며 각 복호화 과정 별로 최소의 오차를 발생시키는 알고리듬을 제안하고 사용하였다. 고정소수점 모의실험은 C-언어를 사용하여 수행되었으며, ISO-IEC 13818-4 Compliance Test를 수행하여 최적화된 복호화기가 ISO／IEC 13818-4 audio decoder의 기준을 만족함을 보였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.255-260
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• 2013

본 논문에서는 대전상관기의 상관결과 정밀도 향상을 위해 FFT 모듈의 유효비트 확장에 관해 고찰한다. FPGA를 기반으로 하는 대전상관기는 데이터처리의 고속화를 위해 FFT 연산을 고정소수점으로 구현하였다. 그러나 상관결과에서 연산비트의 부족으로 인해 대역폭의 낮은 주파수 영역에서 위상의 0도 집중현상이 발생하고 있다. 이 현상은 관측천체를 분석할 때 위상 집중현상을 제외시키기 때문에 데이터 손실과 같은 효과를 주어 상관결과의 정밀도에 영향을 주고 있다. 따라서 상관결과의 정밀도 향상을 위해 FPGA의 주어진 리소스 범위 내에서 기존 FFT 모듈의 16비트 연산보다 비트수를 확장할 수 있는지에 대한 시뮬레이션을 수행하였다. 시뮬레이션 결과를 통하여 사용한 FPGA 리소스 범위 내에서 FFT 모듈의 유효비트 수는 확장할 수 있으며, FFT 모듈의 20-bit 연산비트가 실험결과의 비교를 통하여 상관결과의 정밀도를 향상시키는데 유효한 것으로 확인되었다.

• 한국음향학회지
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• 제23권3호
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• pp.262-267
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• 2004

적응형 다중 비트율 광대역 (AMR-WB) 음성부호화기는 50∼7000 Hz의 오디오 신호를 압축/복원하는 3GPP의 가장 최근의 음성 부호화 표준으로써 23.85 kbit/s에서 6.60 kbit/s까지 9가지의 다중 비트율을 가지고 있다. 본 논문에서는 16비트 고정 소수점형 TeakLite DSP를 이용하여 AMR WB 음성부호화기를 실시간 구현한 결과에 대해 기술하였다. 구현된 AMR-WB 보코더는 가장 높은 비트율인 23.85 kbit/s모드에서 52.2 MIPS의 복잡도를 가지고 있으며, 사용된 프로그램 메모리는 약 17.9 kwords 이고, 데이터 RAM 메모리는 11.8 kwords, 데이터 ROM 메모리는 약 10.1 kwords 이다. 구현된 AMR-WB 프로그램은 3GPP의 표준시험 벡터 23개를 9개 모드에 대해 비트 단위로 일치시켜 검증을 완료하고, 실시간 보드 시험에서도 오디오 신호의 입출력이 왜곡되지 않고 실시간 지연없이 안정적으로 동작하는 것을 확인하였다.

• 한국음향학회지
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• 제24권1호
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• pp.52-57
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• 2005

AMR-WB 음성부호화기는 50~7000 Hz의 확장된 대역폭을 갖는 음성신호를 압축/복원하는 광대역 음성부호화기로써 6.60 kbit/s에서 23.85 kbit/s까지 9개의 전송 비트율을 가지고 있다. 본 논문에서는 2개의 MAC (Multimply and-Accumulate) 유닛을 가진 Tl의 16bit 고정소수점 DSP인 TMS320C5509 DSP를 이용한 AMR-WB 음성부호화기의 실시간 구현에 관하여 논한다. 실시간 구현은 intrinsic을 이용한 C수준의 구현 및 어셈블리 코딩에 의한 구현을 수행하여 그 결과를 비교하였다. 어셈블리 코딩에 의하여 실시간 구현된 AMR-WB 음성부호화기는 23.85 kbit/s 모드에서 42.9 Mclock의 계산량을 가지며, 사용된 프로그램 메모리는 15.1 kword이고, 데이터 ROM 메모리는 9.2 kword이고 데이터 RAM 메모리는 13.9 kword이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.820-822
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• 2005

본 논문에서는 16비트 혹은 32비트 고정 소수점 연산을 지원하는 디지털 신호처리 기능을 강화한 명령어 축소형 마이크로프로세서를 설계하였다. 설계한 마이크로프로세서는 명령어 축소형 마이크로 아키텍쳐의 표준에 따라서 범용 마이크로프로세서의 기능과 디지털 신호처리 프로세서의 기능을 함께 갖추고 있다. 산술연산기능 유닛, 디지털 신호처리 유닛, 메모리 제어 유닛으로 구성되어 있으며, 이 연산 유닛들이 병렬적으로 수행되어 디지털 신호처리 명령이나 로드/스토어 명령어의 지연된 시간을 보상할 수 있게 설계되었다. 이 연산유닛들을 병렬적으로 동작하게 함으로써 5단계 파이프라인의 구조로 고성능 마이크로프로세서를 구현하였다.

• 한국통신학회논문지
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• 제16권1호
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• pp.85-100
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• 1991

디지틀 이동 통신 시스템 검토에 있어서 고음질 저전송 속도의 음성 부호화기 연구는 가용 주파수 대역의 제한을 극복하여 통신 서비스를 증대시키기 위한 필수 사항의 하나이다. 본 논문에서는 디지특 이동 통신용 13 kbps RPE LTP 음성 부호화기의 구현에 관하여 다루었다. 하나의 DSP칩을 이용하여 양방향 통신방식으로 실시간 구현(DSP 로딩율 약 75%)이 가능함을 나타냈으며, 또한 H/W 구현을 위한 고정소수점 시뮬레이션 및 채널코딩과의 연계를 고려한 각 전송 파리미티의 비트 중요도 분석 결과를 제시하였다.

• 한국멀티미디어학회논문지
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• 제3권3호
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• pp.263-271
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• 2000

본 논문에서는 잡음에 강건한 적응 알고리즘을 이용하여 음향 반향을 제거하고 추정 오타 신호와 마이크 입력 신호간의 상관도를 이용한 후처리기로 잔여 반향을 감쇠시킴으로써 통화의 품질을 향상시키는 음향반향 제거기를 ADSP-2181을 이용하여 구현하였다. 제안하는 음향 반향제거기는 기존의 적응 필터를 이용한 음향 반향 제거기예 비해 계산량이 크게 종가하지 않으면서 잔여 반향을 제거하여 통화 품질을 개선하며, 감쇠기를 통과함으로써 원래 신호가 왜곡이 되는 현상을 방지하기 위하여 두 개 의 문턱치를 사용하여 후처리 여부를 결정하여 신호의 왜곡을 막아준다. 그리고 16 비트 고정 소수점 DSP를 이용한 실험 결과를 통하여 잡음에 강건한 적응 알고리즘이 동시 통화 상황에서도 우수하게 동작하고, 수렴 속도도 NLMS 알고리즘에 떨어지지 않음을 보았다. 그리고 후처리기를 사용함으로써 ERLE가 평균 20 dB 이상 향상되었다. 그리고 제안하는 후처리기를 사용하는 반향 제거기의 출력이 기존 후처리기를 통과한 출력보다 신호의 왜곡이 줄어 기존의 음향 반향 제거기에 비해서 성능이 향상됨을 보였다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.