기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.
반도체 산업의 중심 소재인 실리콘(Si)은 사용 목적과 환경에 따라 물성적 한계가 표출되기 시작했다. 그래서 각각의 목적에 맞는 재료의 개발이 필요하다는 것을 인식하게 되었다. SiC wafer는 큰 band gap energy와 고온 안정성, 캐리어의 높은 드리프트 속도 그리고 p-n 접합이 용이하다. 또한 소재 자체가 화학적으로 안정하고 $500\sim600^{\circ}C$에서 소자 제조 시 고온공정이 가능하며, 실리콘이나 GaAs에 비해 고출력을 낼 수 있는 재료이다. 반도체 소자로 이용하기 위한 wafer 가공 공정에 있어 물리적 힘에 의한 stress를 많이 받아 wafer가 휘는 현상이 생긴다. 반도체 소자의 기본이 되는 wafer가 휨 현상을 일으키면 wafer 위에 소자가 올라갈 경우 소자의 불균일성 때문에 반도체의 물성에 나쁜 영향을 미치게 된다. 그래서 반도체 소자의 기본이 되는 wafer의 휨 현상 개선이 중요하다. 본 연구에서는 산화로에서 Ar 분위기에서 압력 760torr, 온도 $1100^{\circ}C$ 부근에서의 조건으로 진행을 하여 wafer의 Flatness Tester(FT-900, NIDEK) 장비로 SORI, BOW, GBIR 값의 변화에 초점을 맞추었다. SiC 단결정을 sawing후 가공 전 wafer를 열처리하여 가공을 진행하는 것과 열처리 하지 않은 wafer의 SORI, BOW, GBIR 값 비교, 그리고 lapping, grinding, polishing 등의 가공 진행 중간 중간에 열처리를 하여 진행하는 것과 가공 진행 중간 중간에 열처리를 하지 않고 진행한 wafer의 SORI, BOW, GBIR 값의 비교를 통해 wafer의 휨 현상 개성에 관해 알아본다.
실리콘 태양전지의 두께를 줄일 경우 여러 문제점이 발생하게 되는데 그 중에서 태양전지의 휨 현상은 제품 수율의 직접적인 원인이 되어 제품 상용화에 가장 큰 걸림돌이 되고 있다. 본 연구에서는 태양전지의 실리콘 웨이퍼 두께를 가변하였을 때의 휨 정도에 대해 정밀하게 측정하고자 하였다. 측정결과의 신뢰성을 높이고 비 대칭성 형상에 대해 자세하고 정밀하게 분석하기 위해 3D 이미지 스캐너를 사용하였다. 그 결과 실리콘 웨이퍼의 두께가 감소할수록 휨 정도는 급격하게 증가하고 곡률 또한 증가하는 것을 확인할 수 있었다. 실리콘 웨이퍼의 두께가 감소할 수록 휨 정도의 편차가 증가하여 형상의 비 대칭성이 증가하는 것 또한 확인되었다. 또한 Ag 전극의 부착이 휨 현상을 어느 정도 감소시키는 것을 알 수 있었다.
최근 휴대폰, PDA 등과 같은 모바일 전자 기기들의 사용이 급증하면서 다기능, 고성능, 초소형의 패키지가 시장에서 요구되고 있다. 따라서 사용되는 패키지의 크기도 더 작아지고 얇아지고 있다. 패키지에 사용되는 실리콘 다이 및 기판의 두께가 점점 얇아지면서 휨 변형, 크랙 발생, 및 기타 여러 신뢰성 문제가 크게 대두되고 있다. 이러한 신뢰성 문제는 서로 다른 패키지 재료의 열팽창계수의 차이에 의하여 발생된다. 따라서 초박형의 패키지의 경우 적절한 패키지물질과 두께 및 크기 등의 선택이 매우 중요하다. 본 논문에서는 현재 모바일 기기에 주로 사용되고 있는 CABGA, fcSCP, SCSP 및 MCP (Multi-Chip Package) 패키지에 대하여 휨과 응력의 특성을 수치해석을 통하여 연구하였다. 특히 휨 현상에 영향을 줄 수 있는 여러 중요 인자들, 즉 EMC 몰드의 두께 및 물성(탄성계수 및 열팽창 계수), 실리콘 다이의 두께와 크기, 기판의 물성 등이 휨 현상에 미치는 영향을 전반적으로 고찰하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 휨 해석 결과 가장 큰 휨 값을 보인 SCSP에 대하여 실험계획법의 반응표면법을 이용하여 휨이 최소화되는 최적 조합을 구하였다. SCSP 패키지에서 휨에 가장 큰 영향을 미치는 인자는 EMC 두께 및 열팽창 계수, 기판의 열팽창계수, 그리고 실리콘 다이의 두께였다. 궁극적으로 최적화 해석을 통하여 SCSP의 휨을 $10{\mu}m$로 줄일 수 있음을 알 수 있었다.
원통관에 휨모멘트가 작용하면 변형후 단면은 타원형상을 갖게된다. 단면의 타원화에 의해 단면이 감소하게 되면 휨강성이 감소하게 되며, 따라서, 휨모멘트-곡률관계가 하중점감형으로 된다. 이 휨강성의 감소현상을 Brazier이론 또는 Brazier현상이라고 한다. 적층평판에 있어서도 각층의 재료상수가 뚜렷하게 다른 경우 원통관에서의 Brazier현상과 유사한 현상이 발생한다. 본 논문에서는 평판에서의 Brazier현상을 규명하기 위하여 3층 적층모델을 만들어 각층의 재료정수가 현저히 다른 경우 어떠한 현상이 일어나는 가를 실험적으로 규명하였고, 이론해석을 위하여 스프링모델을 사용하였다. 본 논문의 모델에서 알 수 있듯이 중간층의 재료상수가 상하층 요소의 재료상수 보다 뚜렷하게 작은 경우 중간층의 거동이 현저히 크게됨을 알 수 있었다. 즉, 본 논문에서 채택한 모델의 경우에 있어서도 원통관에서 일어나는 Brazier형상이 일어나고 있음이 실험적 그리고 해석적으로 규명되었다 .
전자패키지 크기의 소형화와 전자기기의 성능 향상이 함께 이루어지면서 높은 입출력 밀도 구현이 중요한 요소로서 평가받고 있다. 이를 구현하기 위해 팬아웃 웨이퍼 레벨 패키지(FO-WLP)가 큰 주목을 받고 있다. 하지만 FO-WLP는 휨(Warpage) 현상에 취약하다는 약점이 있다. 휨 현상은 생산 수율 감소와 더불어 패키지 신뢰성 하락에 큰 원인이므로 이를 최소화하는 것이 필수적이다. 유한요소해석을 이용한 재질의 물성 등 FO-WLP의 휨 현상과 연관된 요소에 대한 많은 연구가 진행되어 왔지만, 대부분의 연구는 이러한 요소들의 불확실성을 고려하지 않았다. 재질의 물성, 칩의 위치 등 패키지의 휨 현상과 연관된 요소들은 제조 측면에서 보았을 때 불확실성을 가지고 있기 때문에, 실제 결과와 더 가깝게 모사하기 위해서는 이러한 요소들의 불확실성이 고려되어야 한다. 이번 연구에서는 FO-WLP 과정 중 칩의 탄성 계수가 정규 분포를 따르는 불확실성을 가졌을 때 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 칩의 탄성 계수의 불확실성이 최대 von Mises 응력에 영향을 미치는 것을 확인하였다. Von Mises 응력은 전체 패키지 신뢰성과 관련된 인자이기 때문에 칩의 물성에 대한 불확실성 제어가 필요하다.
이 논문은 직사각형 단면을 갖는 철근콘크리트 보에서 휨전단균열(Flexural-Shear Crack)이 원인을 규명하기 위해 모두 16개의 보를 실험한 결과를 기술한 것이다. 실험에 이용된 콘크리트보는 전단균열에 영향을 준다고 생각되는 몇 가지 요소를 인위적으로 소거 도는 고립되도록 특수하게 제작된 것이다. 이러한 특수보의 실험결과를 같은 재원을 갖는 보통의 정상보의 결과와 직접 비교하여서 그 차이를 분석함으로써 휨전단 균열의 발생원인을 규명하였다. 그 결과, 일반적인 콘크리트보에서의 휨전단균열 발생은 철근과 콘크리트의 경계면의 부착현상과 매우 밀접한 관련이 있는 것으로 나타났다. 또한 발생된 휨전단균열의 안정성은 주철근을 따라 발생되는 수평균열의 크기에 직접적인 영향을 받고 있는 것으로 나타났다. 본 연구에서 나타난 몇 가지 사실은 현재 사용중인 전단설계규준의 근본을 이루는 전단 위험단면개념과는 상반되는 것도 있었다. 실험에서 알아낸 사실을 근거로 전단파괴기구에 대한 새로운 가설을 제안하였다. 이 새 가설은 지금까지 잘 설명되지 않은 휨전단균열의 발생과 진행에 대한 원인 및 과정을 상당히 잘 설명해주고 있다고 생각된다.
퓨란수지로부터 유리질 탄소를 제조하였다. 유리질 탄소의 제조시, 사용된 수지가 경화 및 탄화 단계에서 많은 양의 가스를 방출하면서 큰 수축이 발생하여 크랙을 형성하고 휨 현상을 일으킨다. 이런 현상을 감소시키기 위하여 본 실험에서는 경화단계에서 압력을 가하고, 가열속도를 매우 느리게 하였다. 또한, 경화단계에서 무게감소와 수축율을 억제하고, 발생하는 가스의 배출을 용이하게 하여 궁극적으로는 시편의 크랙 및 휨 현상을 방지하고자 필러와 알콜을 첨가하였다. 그 결과, 무게감소와 수축을 억제하고 밀도의 증가를 가져왔고 유리질 탄소를 용이하게 제조할 수 있었으나 알코올을 첨가한 경우 필러의 양이 증가할수록 높은 비저항 값과 낮은 강도값을 나타내었다. 이런 현상은 알코올이 경화단계에서 분해 증발하면서 미세한 기포를 형성하고 이것들이 기공으로 전이하여 최종 제품에까지 영향을 주었기 때문이다.
본 논문은 형상기억합금 바의 휨 거동 특성 파악하기 위하여 여러 가지의 휨 거동 실험을 수행하였으며, 형상기억합금 바의 휨 거동분석을 통하여 지진 시에 적용 가능성을 규명하는데 목적이 있다. 이를 위해 단순 휨 및 이중 휨 실험을 재하속도 및 최대변위를 변수로 수행하였다. 힘-변위 곡선에서 추정한 재하 및 제하 시의 강성이 추정되었으며, 등가의 감쇠비도 각 실험결과에서 추정되었다. 단순 휨에서 형상기억합금 바는 32 mm 변위 이후에 강성증가현상을 나타냈으며, 이것은 SIM(Stress-Induced-Martensite) 현상에 의해서 발생하는 것으로 추정된다. 재하속도의 증가는 형상기억합금 휨 강성 증가에 영향을 주지 않는 것으로 나타났다. 이중 휨 거동에서 형상기억합금 바는 단순 휨에 비해 강성이 약 5배정도 크게 나타났으며, 감쇠비는 유사하게 나타났다. 휨 거동의 형상기억합금 바를 지진 변위 제어장치로 사용하여 3경간 단순지지 교량에 적용하여 지진해석을 수행하였다. 이러한 지진변위 제어장치는 매우 효과적인 것으로 나타났으며, 실용적인 것으로 판단된다. 본 논문의 의미는 형상기억합금 바의 휨 거동에 대한 기초 지식을 제공하는데 있다.
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[게시일 2004년 10월 1일]
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