• 한국전자통신학회논문지
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• 제17권1호
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• pp.173-180
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• 2022

근사 컴퓨팅은 효율적인 하드웨어 컴퓨팅 시스템을 설계하기 위한 유망한 방법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 계산 방식에 사용되는 핵심적인 연산이다. 근사 4-2 compressor는 근사 곱셈을 위한 효율적인 하드웨어 회로를 구현할 수 있다. 본 논문에서는 저면적, 저전력 특성을 갖는 근사 곱셈기를 제안하였다. 근사 곱셈기 구조는 정확한 영역, 근사 영역, 상수 수정 영역의 세 영역으로 나누어진다. 새로운 4:2 근사 compressor를 사용하여 근사 영역의 부분 곱 축소를 단순화하고, 간단한 오류 수정 방식을 사용하여 근사로 인한 오류를 보상한다. 상수 수정 영역은 오차를 줄이기 위해 확률 분석을 통한 상수를 사용하였다. 8×8 곱셈기에 대한 실험 결과, 제안한 근사 곱셈기는 기존의 4-2 compressor 기반의 근사 곱셈기보다 적은 면적을 요구하면서 적은 전력을 소비함을 보였다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.668-674
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• 2022

시각 정보를 이용한 기계 학습 기술은 주변 상황 인지, 결함 감지, 보안 그리고 사용자 분석과 같이 산업, 서비스 분야에서 활용성이 높아졌다. 그 중 CCTV 영상 분석을 통한 사용자 분석은 시각 정보를 잘 활용하는 실용적인 부분이라고 할 수 있다. 또한 이러한 임베디드 환경에서의 실용성을 높이기 위한 신경 회로망 경량화에 대한 연구가 지속되고 있다. 본 논문에서는 디스플레이형 자판기인 키오스크에서 활용할 수 있는 사람 및 얼굴 검출과 사용자의 나이 및 성별 분류 시스템을 제안한다. 제안하는 모델은 MobileNet, YOLOv2, 생략 연결을 기반으로 설계되었으며, 검출과 분류 망을 개별적으로 학습한 뒤 결합한 2-stage 구조를 띈다. 또한 주의 집중 기법을 사용하여 시스템의 성능을 향상시키고자 하였다. 제안하는 시스템에 대한 구동과 성능 평가는 소형 그래픽 처리 유닛인 Nvidia Jetson Nano에서 진행하였다.

• 한국컴퓨터정보학회논문지
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• 제14권1호
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• pp.145-151
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• 2009

아키텍처 유닛 단위의 프로세서 온도 시뮬레이션은 신뢰성 있는 프로세서 개발이 중요해진 오늘날에 반드시 필요한 실험이다. 프로세서 공정이 미세화하고 회로 집적이 고밀도화하면서 기존의 냉각 기법으로 효과적인 해결이 어려운 열섬(hotspot) 현상이 발생하고 있기 때문이다. 그러나 지금까지 제안되었거나 개발되어있는 온도 시뮬레이션 도구들은 시뮬레이션 시간이 너무 오래 걸리거나 정밀도가 떨어지는 등의 제약으로 인하여 실제 시스템을 모델링하기에 부족한 점이 있었다. 본 논문에서는 성능계수기를 이용한 실시간 온도 추적 도구의 정밀도를 높이는 방법을 제시하고, 이를 구현하는 것을 목표로 한다. 그 결과, 동적 전압 및 주파수 조절(Dynamic Voltage and Frequency Scaling, DVFS)과 같은 온도 제어 기술을 실제 프로세서에 적용시켰을 때 일어나는 온도 변화를 실시간으로 추적할 수 있는 기반환경이 조성되었다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권10호
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• pp.895-903
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• 2017

양자점 셀룰라 오토마타(QCA)는 CMOS의 근본적인 한계에 대한 대체 해결책으로 제안된 기술 중 하나이다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행해오고 있으며 나노 규모의 크기와 낮은 전력 소비로 각광 받고 있다. 기존 논문에서 제안된 XOR 게이트는 최소한의 면적과 셀의 개수를 이용하여 설계 할 수 있음에도 불구하고 안정성 및 결과의 정확성 때문에 추가된 셀의 개수가 많았다. 본 논문에서는 기존의 XOR 게이트의 단점을 보완한 게이트를 제안한다. 본 논문의 XOR 게이트는 정사각형 구조로 AND 게이트와 OR게이트를 배치함으로써 셀 배선의 개수를 줄인다. 그리고 제안한 XOR 게이트를 이용하여 단순 인버터 역할을 하는 셀 2개를 추가해 반가산기를 제안한다. 또한 본 논문은 입력과 결과의 정확성을 위해 QCADesginer을 이용한다. 따라서 제안한 반가산기는 기존의 반가산기에 비해 더 적은 수의 셀, 전체 면적으로 구성됨으로 큰 회로에 사용할 때 혹은 작은 면적에 반가산기가 필요할 때 효율적이다.

• 한국정보교육학회:학술대회논문집
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• 한국정보교육학회 2021년도 학술논문집
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• pp.101-105
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• 2021

4차 산업혁명 시대의 도래에 따라 전 세계의 많은 국가들은 새로운 미래를 준비하기 위한 노력을 기울이고 있다. 산업구조의 변화뿐만 아니라 전문 인재양성을 위한 교육시스템의 새로운 변화를 추구하고 있다. 변화의 중요한 부분 중 하나로 컴퓨터 중심의 지능정보사회로의 변화를 준비하고 이끌어나갈 수 있는 인재를 길러내기 위하여 소프트웨어교육을 교육과정의 핵심영역으로 반영하고 미래역량으로 도입하고 있다는 것이다. 본 연구에서는 예비교원들의 소프트웨어교육에 대한 인식을 조사하고 초등학교 정보교육에 대하여 갖고 있는 방향성과 생각을 분석하여 교과의 필요성과 추진방향 등을 살펴본다. 예비교원들의 응답을 토대로 SW교육이 학교현장에서 수행되는 방법에 대해 프로젝트기반 학습이 필요하다고 조사되었으며, 평가는 관찰평가를 통해 수행되어야 함을 알 수 있었다. 또한 예비교원들의 인식을 살펴본 결과 SW교육은 미래사회를 대비하기 위한 중요한 역량으로 인식하고 있었다.

• 항공우주시스템공학회지
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• 제17권5호
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• pp.42-57
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• 2023

본 논문에서는 운영 중인 군용항공기 내에 비행 임무 및 정비사항의 연구 능력 증대를 위해서 비행 영상 및 데이터 녹화기 추가 장착에 대한 운영환경에 맞는 요구도 검토 및 안전성 검증 방안을 연구하였다. 군용규격 및 운영환경에 따른 요구도에 맞도록 녹화기 장비 자체의 검증, 항공기체계에서의 구조 안전성, 전원 및 전기 안전성, 전자기 적합성과 감항 영향성 검토 및 검증과정을 기술하였다. 또한, 지상/비행 시험을 통해 비행 영상 및 데이터 녹화기와 타 계통 간의 간섭 영향성 및 요구도에 적합한 기능 동작 결과도 함께 기술하였다.

• 한국ITS학회 논문지
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• 제22권6호
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• pp.223-229
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• 2023

본 논문에서는 3.6 ~ 4.0 GHz 대역의 6단의 방사형 스터브 공진기를 갖는 SPDT(Single Pole Double Throw) 스위치를 제안한다. SPDT 스위치는 무선통신회로 설계 툴인ADS(Advanced Design Software) 시뮬레이션을 통해 pcb 기판 위에 제작되었다. SPDT 스위치 측정결과, 격리도는 평균 90 dB, 삽입 손실은 1.5 dB 정도인 것으로 나타났다. 본 논문에서 제안한 스위치는 현재 연구되어 있거나 상용화 되어 있는 비슷한 구조의 스위치들보다 해당 주파수 대역에서 평균 20dB 이상의 고격리도를 나타내고 있다. 제안된 SPDT 스위치는 WiMAX, LTE/5G, WiFi 및 HyperLAN과 같은 다중 대역 RF front-end 시스템에 적용 가능하다.

• 한국산업정보학회논문지
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• 제29권3호
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• pp.23-40
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• 2024

하드웨어 공격은 암호화 키 혹은 회로 설계와 같은 민감한 정보를 훔치기 위해 물리적인 역공학 작업을 수반한다. 암호화와 난독화는 대표적인 대응책이지만, 공격자가 키를 알아내면 무력화된다. 이 문제를 해결하기 위해 본 연구에서는 물리적으로 복제할 수 없는 기능 (Physically Unclonable Function)을 위변조 방지 방패로 활용하는 e-Cryptex를 제안한다. PUF는 난수 생성기 역할을 하며 복제나 복원할 수 없는 고유한 물리적 변형을 사용해 변조 방지 메커니즘을 강화한다. e-Cryptex는 시스템 구조를 보호하고 키를 생성하기 위해 PUF를 실드로 사용한다. 실드를 변조하면 키가 파괴된다. 본 논문은 e-Cryptex가 PUF 보안 요구 사항을 충족하며 실드를 뚫거나 완전히 파괴하는 변조 시도를 탐지하는 데 효과적임을 입증한다. 각 보드는 정상적인 조건에서 일관되게 같은 키를 생성하는 동시에 여러 보드에서 키 고유성을 보여준다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.