• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2016년도 전력전자학술대회 논문집
• /
• pp.297-298
• /
• 2016

본 논문에서는 제안하는 컨버터와 인버터의 회로를 통합하여 다중레벨의 출력 전압과 커패시터의 전압 균등화 동작을 부스트와 차지펌프 회로를 이용하여 고효율의 회로를 구성하였다. 또한 결합 인덕터를 사용함으로써 누설인덕턴스를 최소화 할 뿐만 아니라 추가적인 전하균등화 회로를 추가하지 않음으로 써 가격에서도 유리함을 제공한다. 부스트-차지펌프회로와 멀티레벨 인버터가 결합된 새로운 구조를 제안하고 이를 수식적으로 정리하고 시뮬레이션과 실제 하드웨어를 통하여 검증하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
• /
• pp.16-18
• /
• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
• /
• pp.668-670
• /
• 1998

테크놀로지 매핑의 효율성은 매핑된 회로의 지연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로의 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(Constructive) 단계와 반복적인(Iterative) 단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매핑되어진후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들은 결정 함수(Decision Making)에 대한 퍼지 이론 법칙의 계층적인 구조에 의해 연결되어져 있다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시각과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 1999년도 추계종합학술대회
• /
• pp.525-529
• /
• 1999

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안 된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기존 알고리듬에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.401-402
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.405-406
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국산학기술학회논문지
• /
• 제19권2호
• /
• pp.639-643
• /
• 2018

전자 시스템이 소형화, 이동성의 요구에 따라 전력 변환의 필요성이 계속 증가하고 있다. 또한 전력 변환에는 전력 효율과 함께 전력 변환시스템의 소형화를 위해 적용하는 스위칭에 의한 잡음으로부터 시스템 안정성이 보장되어야 한다. 따라서 전력 변환시 스위칭 잡음을 감소시킬 수 있는 대책이 필수적이다. 본 논문에서는 DC/DC Buck Converter회로를 구성하였고, reference plane을 갖는 4층 PCB 회로 구조에서 부품의 배치를 변경할 경우 발생하는 스위칭 잡음특성을 비교 분석하였다. 또한, Reference Plane을 제거한 양면 PCB회로 구조에서 부품 배치를 달리하였을 경우 스위칭 잡음 특성을 각각 시뮬레이션으로 비교 분석하였다. 그 결과 4층 PCB회로 구조에서는 Current return path에 따라 Radiated Emission 특성이 12dB, Conducted Emission 특성이 7~8dB 감소됨을 확인하였다. 또한 양면 PCB회로 구조에서는 Conducted Emission이 20~25dB 감소됨을 확인하였다. 이로써 전력 변환 회로를 설계할 경우 Current return path의 구성에 따라 잡음 특성을 향상시킬 수 있음을 확인하였다.

• 한국항해항만학회지
• /
• 제28권3호
• /
• pp.221-225
• /
• 2004

본 논문은 신경 회로망과 유전 알고리즘을 이용한 비선형 시스템 모델링을 다룬다. 비선형 함수의 근사성 때문에 시스템을 식별하고 제어하기 위해서 신경 회로망을 응용한 연구가 실제로 많이 이루어지고 있다. 빠른 응답시간과 최소의 오차를 위해서는 최적구조 신경 회로망을 설계하는 것이 중요하다. 유선 알고리즘은 최근에 단순성과 견고성 때문에 점점 많이 이용되는 추세이다. 따라서 본 논문에서는 유선알고리즘을 이용하여 신경회로망을 최적화한다. 오차와 응답시간을 최소화하는 신경 회로망 구조를 위해서 유전알고리즘의 유전자로 이진 코딩하여 최적 신경회로망을 탐색하고자 한다. 시뮬레이션을 통해서, 최적 신경회로망 구조가 비선형 시스템 식별에 효과적인 것을 입증하고자 한다.

• 대한전자공학회논문지SD
• /
• 제46권12호
• /
• pp.36-42
• /
• 2009

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

• 한국정보통신학회논문지
• /
• 제17권7호
• /
• pp.1660-1671
• /
• 2013

본 논문에서는 빛 에너지 하베스팅 자가발전 시스템을 위한 두 가지 구조의 전력관리 회로를 제안한다. 첫 번째는, 솔라셀이 부하가 동작할 수 있는 충분한 전압을 출력하는 경우, 전력관리회로를 통해 직접 솔라셀의 에너지를 부하로 공급하는 구조이다. 두 번째는 초소형 솔라셀이나 집적화된 솔라셀에서처럼 출력전압이 0.5V 이하로 매우 작아서 부하를 직접 구동할 수 없는 경우, 전압부스터를 사용하여 충분한 전압까지 승압한 후, 이를 전력관리회로를 통해 부하로 공급하는 구조이다. 이 두 가지 구조의 전력관리 회로는 $0.18{\mu}m$ CMOS 공정으로 설계 및 제작되었으며, 측정을 통해 성능을 비교 분석하였다.