• Proceedings of the KIPE Conference
• /
• 2016.07a
• /
• pp.297-298
• /
• 2016

본 논문에서는 제안하는 컨버터와 인버터의 회로를 통합하여 다중레벨의 출력 전압과 커패시터의 전압 균등화 동작을 부스트와 차지펌프 회로를 이용하여 고효율의 회로를 구성하였다. 또한 결합 인덕터를 사용함으로써 누설인덕턴스를 최소화 할 뿐만 아니라 추가적인 전하균등화 회로를 추가하지 않음으로 써 가격에서도 유리함을 제공한다. 부스트-차지펌프회로와 멀티레벨 인버터가 결합된 새로운 구조를 제안하고 이를 수식적으로 정리하고 시뮬레이션과 실제 하드웨어를 통하여 검증하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.04a
• /
• pp.16-18
• /
• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10c
• /
• pp.668-670
• /
• 1998

테크놀로지 매핑의 효율성은 매핑된 회로의 지연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로의 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(Constructive) 단계와 반복적인(Iterative) 단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매핑되어진후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들은 결정 함수(Decision Making)에 대한 퍼지 이론 법칙의 계층적인 구조에 의해 연결되어져 있다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시각과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 1999.11a
• /
• pp.525-529
• /
• 1999

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안 된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기존 알고리듬에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2009.11a
• /
• pp.401-402
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2009.11a
• /
• pp.405-406
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.19 no.2
• /
• pp.639-643
• /
• 2018

As electronic systems become smaller and more portable, the need for power conversion continues to increase. In addition, system stability must be ensured from switching noise due to power conversion efficiency and power conversion system miniaturization. Therefore, countermeasures to reduce switching noise during power conversion are essential. In this paper, a DC/DC buck converter circuit is constructed, and the characteristics of switching noise generated when changing the parts layout in a four-layer printed circuit board (PCB) structure with a reference plane are compared and analyzed. In addition, switching noise characteristics were compared and analyzed through simulations when the parts layout was different in a two-layer PCB structure from which the reference planes were removed. As a result, it was confirmed that the radiated emissions characteristic is reduced by 12dB and the conducted emissions characteristic decreased by 7dB to 8dB, according to the current return path in the four-layer PCB structure. Thus, it was confirmed that the noise characteristics can be improved according to the configuration of the current return path when the power conversion circuit is designed.

• Journal of Navigation and Port Research
• /
• v.28 no.3
• /
• pp.221-225
• /
• 2004

This paper deals with a nonlinear system modelling using neural network and genetic algorithm Application q{ neural network to control and identification is actively studied because of their approximating ability of nonlinear function. It is important to design the neural network with optimal structure for minimum error and fast response time. Genetic algorithm is getting more popular nowadays because of their simplicity and robustness. in this paper, we optimize a neural network structure using genetic algorithm The genetic algorithm uses binary coding for neural network structure and searches for an optimal neural network structure of minimum error and fast response time. Through an extensive simulation, the optimal neural network structure is shown to be effective for identification of nonlinear system.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.46 no.12
• /
• pp.36-42
• /
• 2009

This paper proposes the high-performance pipeline architecture for modified Booth multipliers. The proposed multiplier circuits are based on modified Booth algorithm and pipeline architecture which are the most widely used techniques to accelerate the multiplication speed. In order to implement the optimally pipelined multipliers, many kinds of experiments have been conducted. The experimental results show that the speed improvement gain exceeds the area penalty and this trend is manifested as the number of pipeline stages increases. It is also important to insert the pipeline registers at the proper positions. We described the proposed modified Booth multiplier circuits in Verilog HDL and synthesized the gate-level circuits using 0.13um standard cell library. The resultant multiplier circuits show better performance than others. Since they operate at GHz ranges, they can be used in the application systems requiring extremely high performance such as optical communication systems.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.17 no.7
• /
• pp.1660-1671
• /
• 2013

In this paper two types of power management circuits for solar energy harvesting self-powered systems are proposed. First, if the output voltage of a solar cell is enough to drive load, a power management unit(PMU) directly supplies load with solar energy. Second, if a solar cell outputs very low voltage less than 0.5V as in miniature solar cells or monolithic integrated solar cells such that it cannot directly power the load, a voltage booster is employed to step up the solar cell's output voltage, and then PMU delivers the boosted voltage to the load. The proposed power management systems are designed and fabricated in a $0.18{\mu}m$ CMOS process, and their performances are compared and analyzed through measurements.