• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2008.10a
• /
• pp.583-587
• /
• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정에서 가장 중요한 광 식각 공정을 중심으로 전체 공정을 개발하고, 공정의 안정성을 개선하여 소자의 신뢰성을 높이고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 광 식각 공정으로 각 단위 박막의 특성에 맞는 광식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 광식각공정시 발생하며, PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되기도 하며, 이는 소자를 파괴시키는 주된 원인이 될 수 있다. 이와 같이 공정에 보다 엄격한 기준의 PR 패터닝, 박막의 식각 그리고 세척 등의 처리공정을 정밀하게 조절하여 소자의 특성을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2008.10a
• /
• pp.575-578
• /
• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터 층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+$a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+$a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각 단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.

• Journal of the Korean Crystal Growth and Crystal Technology
• /
• v.6 no.2
• /
• pp.177-184
• /
• 1996

We adopted the $Pt/SiO_{2}/Si$ and the $Ir/SiO_{2}/Si$ substrates of which buffer layer is $PbTiO_{3}$ to improve electrode and interfacial properties of PZT thin film deposited by reactive sputtering method using metal target in this study. We got PZT thin film to have highly oriented(100) structure and good crystallinity using buffer layer in Pt bottom-electrode, though randomly oriented PZT thin film was obtained without buffer layer. Although great improvement of PZT phase formation on Ir bottom-electrode with buffer layer was not observed, we observed the increase of remennant polarization and the decrease of coercive field compared with properties of PZT thin films on the Pt bottom-electrode. So we got the results of the increase of dielectric constant using buffer layer on fabrication of PZT thin film and the better dielectric properties in PZT thin film using Ir bottom-electrode compared with that using Pt bottom-electrode.

• Journal of the Microelectronics and Packaging Society
• /
• v.8 no.3
• /
• pp.31-36
• /
• 2001

Dielectric material which is suitably designed for the application of the high-temperature electrostatic chucks(HTESCS) has been developed. Electrical resistivities and dielectric constants of the dielectric layer satisfy the demands for the proper operation of HTESC, and coefficient of thermal expansion(CTE) of the dielectric material matches well that of the bottom insulator so that it secures stable structure. In order to minimize particle contaminations, borosilicate glass(BSG) is selected as a bonding layer between dielectric layer and bottom insulator, and silver is used as a electrode. BSG is solidly bonded between upper dielectric and bottom insulator, and no diffusions or reactions are observed among silver electrode, dielectric, and glass layers. The chucking characteristics of the fabricated HTESC are found to be superior to those of the commercialized one.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2002.04b
• /
• pp.128-131
• /
• 2002

연성 AI 전극을 이용하여 플라스틱 기판 위에 대칭성 박막 다이오드를 제작하였다. 다이오드의 구조는 $Al/Ta_{2}O_{5}/Al$의 3층 구조로 되어 있다 상부 AI 전극 제작시 하부 AI 전극의 손상을 방지하기 위해 무(無)식각 공정을 개발, 적용하였다. AI 전극을 사용한 결과 단단한 Ta 전각에서 나타난 변형 빛 균열 문제가 해결되었다. 또한 상부 빛 하부의 대칭성 전극 구조로 제작함으로써 I-V 곡선이 완벽한 대칭형의 우수한 전기적 특성을 얻을 수 있었다.

• Journal of the Microelectronics and Packaging Society
• /
• v.25 no.2
• /
• pp.31-34
• /
• 2018

In this study, the feasibility of ZnO/Al/ZnO flexible transparent electrodes for future flexible optoelectronic devices was investigated. All depositions were performed on PET substrates. The thicknesses of the top and bottom ZnO layers were 5-70 nm and 2.5-20 nm, respectively. The highest visible light transmittance was recorded when the thicknesses of the top and bottom ZnO layers 30 nm and 2.5 nm, respectively. 62% optical transmittance (at the wavelength of 400 nm) and sheet resistance of $19{\Omega}/{\Box}$ were measured. After repetitive bending test at a curvature radius of 5 mm, the transmittance and sheet resistance did not change.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2013.02a
• /
• pp.353-353
• /
• 2013

최근 고밀도 메모리 반도체의 재료와 빠른 응답을 요구하는 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 활발히 진행되고 있다. 특히, 비휘발성 메모리 소자 중 하나인 저항 변화 메모리 소자는 인가되는 전압에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질을 이용하는 소자이다. 따라서 본 연구에서는 화합물 중에서 비휘발성 메모리 장치의 전기적 특성을 향상시킬 수 있는 실리사이드 계열의 바나듐 실리사이드($V_3Si$) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하여, 그래핀을 하부 전극으로 하는 저항 변화 메모리 소자를 제작하였다. p-type (100) 실리콘 기판에 단일층으로 형성되어 있는 그래핀 상에 약 10 nm 두께의 저항 변화층($SiO_2$)을 각각 초고진공 스퍼터링 방법으로 성장시킨 후 $V_3Si$ 나노입자를 제작하기 위해서 $V_3Si$ 금속 박막을 스퍼터링 방법으로 4~6 nm의 두께로 저항 변화층 사이에 증착시켰으며, 급속 열처리 방법으로 질소 분위기에서 $800^{\circ}C$로 5초 동안 열처리하여 $V_3Si$ 나노 입자를 형성하였다. 마지막으로 200 nm 두께의 Pt을 증착하였다. 하부 전극으로 형성되어 있는 그래핀은 라만 분광법을 이용하여 확인하였으며, 제작된 소자의 전기적인 측정은 Agilent E4980A LCR meter, 1-MHz HP4280A와 HP 8166A pulse generator, HP4156A precision semiconductor parameter analyzer을 이용하여 전기적인 특성을 확인하였다.

• 한국지구물리탐사학회:학술대회논문집
• /
• 2008.10a
• /
• pp.47-50
• /
• 2008

Streamer resistivity surveys in shallow marine environments were carried out to analyze sediment characteristics at the bottom of reservoir. Because the resistivity values of reservoir water are very low and those of sediment are relatively high, apparent resistivity values increase with depth. And it is necessary to eliminate the apparent resistivity data decreased highly when the number of separation increases. According to the repeated data processing, we proposed the resistivity ratio of upper-to-lower layer is $0.6{\sim}0.8$ because the RMS error of inversion leads to the minimum in these range. As a result of the inversion for two- and three-layer model, the inversion including water depth is proved to be more effective than conventional method.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2016.02a
• /
• pp.367.1-367.1
• /
• 2016

투명 전극은 유기 발광소자, 태양전지, 센서와 같은 다양한 분야에 응용되고 있으며, indium-tin-oxide(ITO)는 현재 다양한 소자의 투명 전극으로 가장 많이 사용하고 있다. 그러나 높은 가격과 유연성이 좋지 않은 ITO 소재를 대체하는 기술로 현재 금속 나노와이어를 사용하려는 시도가 진행되고 있다. 금속 나노 와이어 투명전극은 높은 전도성, 높은 광학적 투과율, 간단한 공정, 우수한 유연성 및 열 안정성의 장점을 가지고 있어 플렉서블 소자에 응용 가능성을 보여주고 있다. 본 연구에서는 금속 나노와이어 투명전극 기판 제작 방법과 이를 이용한 유기 쌍안정 메모리 소자의 전기적 특성을 관찰하였다. 세척한 PET 기판 위에 금속 나노와이어를 스핀코팅 방법으로 분산하고, 그 위에 금속 나노와이어의 표면 거칠기와 전도성을 증진하기 위해 PEDOT:PSS 층을 스핀코팅하여 플렉서블 투명전극을 제작하였다. 플렉서블 금속 나노와이어 투명전극 기판을 하부 전극으로 사용하고, 그 위에 금 나노입자가 포함된 유기물 층을 다시 한번 스핀코팅 방식으로 적층하였다. 마지막으로 알루미늄 상부 전극을 열 증착하여 비휘발성 메모리 소자를 제작하였다. 이렇게 제작된 소자의 전류-전압 측정 결과는 높은 전도도와 낮은 전도도의 차이를 갖는 전기적 특성을 확인할 수 있다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.8 no.4
• /
• pp.821-825
• /
• 2004

The a-Si：H TFTs decreasing parasitic capacitance of source-drain is fabricated on glass. The structure of a-Si：H TFTs is inverted staggered. The gate electrode is formed by patterning with length of 8 ${\mu}m∼16 ${\mu}m. and width of 80∼200 ${\mu}m after depositing with gate electrode (Cr) 1500 under coming 7059 glass substrate. We have fabricated a-SiN：H, conductor, etch-stopper and photoresistor on gate electrode in sequence, respectively. The thickness of these thin films is formed with a-SiN：H (2000 ), a-Si：H(2000 ) and n+a-Si：H (500). We have deposited n+a-Si：H ,NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-stopper pattern. The NPR layer by inverting pattern of upper gate electrode is patterned and the n+a-Si：H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si：H TFTs decreasing parasitic capacitance of source-drain has channel length of 8 ~20 ${\mu}m and channel width of 80∼200 ${\mu}m. And it shows drain current of 8 ${\mu}A at 20 gate voltages, Ion/Ioff ratio of 108 and Vth of 4 volts.