• 정보보호학회논문지
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• 제24권4호
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• pp.593-605
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• 2014

본 논문에서는 하드웨어로 경량 암호 HIGHT, PRESENT, PRINTcipher를 설계하고 소프트웨어로 암호 운영모드를 구현하여 대칭키 암호에 대한 효율적인 하드웨어/소프트웨어 통합설계 방법을 제안하였다. 우선 효과적인 통합설계 언어인 GEZEL 기반으로 대칭키 암호를 하드웨어로 구현한 후 FSMD 방식의 각 암호 모듈을 unfolding, retiming 등 하드웨어 최적화 이론을 적용하여 성능을 향상시켰다. 또한, 8051 마이크로프로세서에 대칭키 암호 운영모드를 C언어로 구현하여 서로 다른 운영모드를 지원하는 다양한 플랫폼에 적용할 수 있게 하였다. 이때 하드웨어/소프트웨어간의 신뢰성 있는 통신 확립과 통신 간 발생할 수 있는 시간 지연을 막기 위하여 하드웨어의 통신 코어와 암호코어를 분리하여 병렬적으로 수행되어 암호화 연산 수행 중에도 메시지를 송/수신 할 수 있도록 처리하는 개선된 handshake 프로토콜을 사용하여 전체적인 성능을 향상시켰다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.169-177
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 한국항행학회논문지
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• 제14권3호
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• pp.328-335
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 $2{\times}2$ MIMO-OFDM 기반 무선 LAN 기저대역 수신 모뎀을 위한 효율적인 수신 알고리즘 및 면적 효율적인 하드웨어 구조를 제시한다. 수신기 성능향상을 위해 효율적인 시간 동기 알고리즘과 MML 알고리즘 기반 MIMO 심볼 검출기 구조를 제안한다. 또한, 제안된 심볼 검출기는 IEEE 802.11n 무선 LAN 규격에 정의된 대로 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산블록의 공유와 연산기의단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, 0.13um CMOS standard 셀 라이브러리 통해 합성되었다. 그 결과 기존의 설계 구조와 비교시 56% 감소된 하드웨어 복잡도로 구현 가능함을 확인하였다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국통신학회논문지
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• 제18권5호
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• pp.619-633
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• 1993

본(本) 논문(論文)에서는 고(高) 수준(水準) 논리(論理) 합성(合成)을 위한 새로운 고급(高級) 하드웨어 기술언어(記述言語)인 ASPHODEL(Algorithm Synthesis Pascal Hardware for Optimal Design and Efficient Language)과 알고리듬 컴파일러를 제안(提案)한다. ASPHODEL은 VLSI의 최상위(最上位) 설계(設計) 레벨인 알고리듬 레벨에서 하드웨어 특성(特性)을 효율적으로 표현(表現)할 수 있다. VLSI 복잡도(複雜度)를 효율적(效率的)으로 처리(處理)하기 위해 입출력(入出力) 포트와 계층적(階層的) 처리기들로 하드웨어를 모델화하고, 기술(記述)의 효율성을 위해 프로그래밍 언어인 Pascal의 구문(構文)을 기본(基本)으로 채택(採擇)하여 고급(高級)하드웨어 기술언어(技術言語)로서 고(高) 수준(水準) 논리(論理) 합성(合成) 시스템에 이용(利用)될 수 있도록 하였다. 알고리듬 컴파일러는 ASPHODEL 기술(記述)을 입력(入力)으로 하여 어휘(語彙) 분석(分析)과 구문(構文) 분석(分析)을 거쳐 중간(中間) 레벨의 설계(設計) 표현(表現)으로 변환(變換)한다. 제안(提案)된 ASPHODEL과 알고리듬 컴파일러에 실제(實際) 설계(設計) 예를 적용(適用), 설명(說明)함으로써 그 효용성(效用性)을 보인다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.379-385
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• 2015

본 논문에서는 필터 계수를 효율적으로 추출하기 위한 고성능 ALF(Adaptive Loop Filter)의 하드웨어 구조를 제안한다. HEVC의 ALF 기술은 고해상도 및 고화질의 영상을 높은 효율로 압축하고 주관적 화질을 향상시키기 위해 영상의 통계적인 특성을 이용한 필터 계수를 추출하여 필터링을 수행한다. 제안하는 ALF 하드웨어 구조는 필터 계수를 추출하기 위한 촐레스키 분해의 연산 관계를 분석하여 2단 파이프 구조로 설계함으로써 수행 사이클을 감소시켰다. 또한, 촐레스키 분해의 연산 과정에서 필요한 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 설계함으로써 적은 면적과 연산량, 복잡도를 갖는 하드웨어 구조로 설계하였다. 제안한 하드웨어는 Xilinx ISE 14.3 Vertex-7 XC7VCX485T FPGA 디바이스를 사용하여 합성한 결과 4K(3840x2160)@40fps의 영상을 실시간 처리할 수 있고, 최대 동작주파수는 186MHz이다.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 춘계학술발표논문집 (상)
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• pp.23-26
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• 2003

본 논문은 웨이블릿 변환 과정을 통해서 분해한 영상을 Shapiro가 제안한 효율적인 영상 압축 방법인 EZW(Embedded Zerotree Wavelet)알고리즘을 하드웨어로 설계하였다. 이를 위한 하드웨어 구조를 제시하고 VHDL로 모델링 하여 FPGA를 통해 검증하였다.

• 한국정보교육학회:학술대회논문집
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• 한국정보교육학회 2004년도 하계학술대회
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• pp.409-418
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• 2004

현재 각급 학교의 하드웨어적인 인프라는 이미 충분히 구축되어 있으나, 이를 효율적으로 관리하고 활용할 소프트웨어적인 인프라 구축은 거의 이루어지고 있지 않다. 통신속도의 증속에 따른 장비 교체, 각 교실의 저속 사양의 컴퓨터를 최신 컴퓨터로 교체, 영상장치 교체 등의 하드웨어 장치가 지속적으로 증가하고 있으며, 그와 더불어 교육정보부에서는 이들 하드웨어 교체 및 유지 보수 등의 관리에 어려움을 겪고 있다. 이와 같은 어려움은 매년 똑같이 반복되고 있으며, 교육정보부장의 잦은 교체에 따라 업무 인수인계도 원활히 이루어지고 있지 않다. 이에 본 논문에서는 교육정보부의 여러 자원들을 효율적으로 관리 할 수 있도록 교내에 인트라넷(Intranet)을 설계하고 구축하여 활용하는 방안을 제시하고자 한다.