• The Korean Journal of Applied Statistics
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• v.27 no.2
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• pp.249-261
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• 2014

Ever increasing "Big data" can only be effectively processed by parallel computing. Parallel computing refers to a high performance computational method that achieves effectiveness by dividing a big query into smaller subtasks and aggregating results from subtasks to provide an output. However, it is well-known that parallel computing does not achieve scalability which means that performance is improved linearly by adding more computers because it requires a very careful assignment of tasks to each node and collecting results in a timely manner. Hadoop is one of the most successful platforms to attain scalability. In this paper, we propose a measurement for Hadoop optimization by utilizing a Lorenz curve which is a proxy for the inequality of hardware resources. Our proposed index takes into account the intrinsic overhead of Hadoop systems such as CPU, disk I/O and network. Therefore, it also indicates that a given Hadoop can be improved explicitly and in what capacity. Our proposed method is illustrated with experimental data and substantiated by Monte Carlo simulations.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.43 no.4 s.310
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• pp.73-79
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• 2006

Due to the powerful correcting performance, turbo codes have been adopted in many communication standards such as W-CDMA(Wideband Code Division Multiple Access), CDMA2000, etc., and implemented by hardware in many kind of fields. Although several hardware structures and improved algorithm have been proposed, these problems such as hardware area, operating speed and power consumption are still a major issue to be solved in practical implementations. In this paper, we designed the turbo-code decoder using MAX -SCALE operation derived from the posterior probability optimization. The proposed circuit has been measured their performance on Matlab and MaxPlusII and implemented on the FPGA As a result, when implementing the proposed algorithm on the FPGA, this circuit only occupies 616 logic elements. And comparing the performance with the MAP(Maxirnum a Posteriori) decoding algorithm, the operating speed was increased by about 40%(56.48MHz) and BER(Bit Error Rate) was increased by 6.12.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.12
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• pp.75-81
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• 2004

AE-CORDIC improves the CORDIC operation speed with a rotation direction pre-computation algorithm. Its CORDIC iteration stages consist of non-predictable rotation direction states and predictable rotation stages. The non-predictable stages are replaced with lookup-table which has smaller hardware size than CORDIC iteration stages. The predictable stages can determine rotation direction with the input angle and simple encoder. In this paper, a rotation direction pre-computation algorithm with input angle encoder is proposed. and AE-CORDIC which have optimized Lookup-table is compared with the P-CORDIC algorithm. Hardware size, delay, and SQNR of the AE-CORDIC are verified with Samsung 0.18㎛ technology and Synopsys design compiler when input angle bit length is 16.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.759-761
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• 1998

90년대 중반 이후 고성능의 프로세서들은 성능 향상을 위해 명령어 수준의 병렬성을 이용하고 있다. 특히 실행화일의 호환성을 고려할 필요가 없는 마이크로컨트롤에서는 같은 하드웨어로 더 많은 함수유닛을 가질 수 있는 VLIW 구조가 널리 사용된다. 이러한 VLIW형의 마이크로컨트롤러에서는 병렬성을 추출하는 역할이 전적으로 소프트웨어에 있으므로 컴파일어가 성능향상에 매우 큰 영향을 미치게 된다. 본 논문에서는 마이크로컨트롤러의 구조와 그룹짓기 조건을 분석하고 선택 스케쥴링과 소프트웨어 파이프라이닝을 이용한 VLIW형 마이크로컨트롤러용 최적화 컴파일러를 구현하고 그 성능을 측정한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.27-29
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• 2000

지리정보시스템은 지리적으로 관련된 정보를 효율적으로 저장, 변경, 관리 및 분석을 위한 시스템으로서 하드웨어, 소프트웨어, 지리 데이터 등으로 구성되어 있다. 지리정보시스템은 일반적인 데이터베이스의 연산과 공간정보를 이용한 분석 기능을 통합한 시스템으로서 응용 범위 또한 매우 다양하다. 이 논문에서는 지리정보시스템의 2차원 및 3차원 질의 처리를 위한 2차원 및 3차원 공간 질의어, 그 질의처리 및 최적화에 대해 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.538-540
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• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.1
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• pp.20-26
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• 2021

Recent systems contain hardware and software components together for faster execution speed and less power consumption. In conventional hardware and software co-design, the ratio of software and hardware was divided by the designer's empirical knowledge. To find optimal results, designers iteratively reconfigure accelerators and applications and simulate it. Simulating iteratively while making design change is time-consuming. In this paper, we propose a hardware and software co-design platform for energy-efficient FPGA accelerator design. The proposed platform makes it easy for designers to find an appropriate hardware ratio by automatically generating application program code and hardware code by parameterizing the components of the accelerator. The co-design platform based on the Vitis unified software platform runs on a server with Xilinx Alveo U200 FPGA card. As a result of optimizing the multiplication accelerator for two matrices with 1000 rows, execution time was reduced by 90.7% and power consumption was reduced by 56.3%.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06d
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• pp.555-559
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• 2007

국제 비디오 압축 표준인 H.264/AVC는 MPEG-2나 MPEG-4등에 비해 압축률이 2배 이상 향상되어 저대역폭을 가지는 모바일 단말기 기반의 네트워크에서도 이전의 압축표준보다 훨씬 좋은 품질의 영상을 제공하나 높아진 압축률에 상응하여 복잡도 또한 증가하였다. 이러한 복잡도를 해결하기 위하여 디코딩을 하는 과정에서 병목현상을 일으키는 부분들을 하드웨어의 최적화된 설계로 해결해왔다. 이러한 하드웨어 기반 해결은 단말기의 교체라는 단점을 가지고 있다. 이러한 단점을 해결하기 위하여 본 논문에서는 소프트웨어 디코더가 모바일 단말기에 적용되기 위한 조건들을 살펴보고 디코딩 과정 중에 가장 많은 병목 현상을 가지는 디블록킹 필터(De-Blocking Filter)를 모바일 단말기에 적용하기 위한 방법을 제안한다. 이러한 시도는 모바일 단말기 상에서 하드웨어 기반 디코더가 아닌 소프트웨어 기반 디코더가 구현 될 수 있는 기초가 된다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.08a
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• pp.14-22
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• 1998

본 연구에서는 Texas instruments 사의 저가형 부동소수점 디지털 신호 처리기인 TMS320C32를 이용하여 실시간 화자종속 음성인식 하드웨어 모듈을 개발하였다. 하드웨어 모듈의구성은 40MHz 의 TMS320C32, 14bit 코덱인 TLC32044, EPROM 과 SRAM 등의 메모리와 호스트 인터페이스를 위한 로직회로로 이루어져 있다. 뿐만 아니라 이 하드웨어 모듈을 PC 상에서 평가해보기 위한 PC 인터페이스용 보드 및 소프트웨어도 개발하였다. 음성인식 알고리즘은 C 및 어셈블리를 이용한 최적화를 통하여 계산속도를 대폭 개선하였다. 현재 인식률은 일반 사무실 환경에서 30단어에 대하여 95% 이상으로 매우 높은 편이며, 특히 배경음악이나 자동차 소음과 같은 잡음환경에서도 잘 동작한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1645-1648
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• 2005

PC 그래픽스 하드웨어의 급격한 발전에 따라 슈퍼컴퓨터 또는 여러 대의 컴퓨터를 이용한 병렬/분산 처리로나 가능하였던 실시간 볼륨 렌더링을 한대의 일반 PC에서 수행하려는 시도가 계속되고 있다. PC 그래픽스 하드웨어의 꼭지점 및 픽셀 쉐이더는 수치 계산에 최적화된 벡터 연산으로 빠른 볼륨 렌더링을 가능하게 하였을 뿐만 아니라 기존의 고정된 그래픽스 파이프라인에서 벗어나 사용자가 렌더링 과정에 개입하여 프로그래밍을 할 수 있도록 하였다. 본 논문에서는 이러한 그래픽스 하드웨어의 프로그래밍 기능 중 텍스쳐 좌표의 조작을 이용하여 다양한 종류의 볼륨 데이터를 빠르게 렌더링하고 픽셀 쉐이더의 여러 기능들을 이용하여 퐁 쉐이딩 연산, 이른 깊이 테스트, 팔진트리 텍스쳐등을 구현하여 고품질 영상을 실시간으로 얻고자 하였다.