• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.224-226
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• 2010

컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 기법은 광학 신호들을 근사화한 후 PC에서 수학적인 연산으로 디지털 홀로그램을 생성하는 기술이다. 본 논문에서는 CGH 기법을 하드웨어로 구현할 경우 완벽한 병렬처리와 파이프라이닝이 가능하도록 연산식을 최적화하는 방법을 제안한다. 제안한 방법은 홀로그램의 이전 좌표에서 계산된 값에 일정한 값을 더하여 홀로그램을 생성하는 반복가산 기법의 일반항을 분석하여 하드웨어에 최적화된 수식으로 변형하는 것이다. 최적화된 수식의 경우 현재 좌표의 홀로그램을 계산하기 위해 이전 좌표에서 연산되었던 결과값을 기다렸다 이용하지 않기 때문에 실시간 디지털 홀로그래피를 위한 전용 하드웨어의 설계에 적합할 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.6
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• pp.813-818
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• 2021

This paper proposes an optimized hardware implementation method for existing CIE1931 color gamut control algorithm. Among the post-processing methods of dehazing algorithms, existing algorithm with relatively low computations have the disadvantage of consuming many hardware resources by calculating large bits using Split multiplier in the computation process. The proposed algorithm achieves computational reduction and hardware miniaturization by reducing the predefined two matrix multiplication operations of the existing algorithm to one. And by optimizing the Split multiplier computation, it is implemented more efficient hardware to mount. The hardware was designed in the Verilog HDL language, and the results of logical synthesis using the Xilinx Vivado program were compared to verify real-time processing performance in 4K environments. Furthermore, this paper verifies the performance of the proposed hardware with mounting results on two FPGAs.

• Journal of the Korean Institute of Intelligent Systems
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• v.9 no.4
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• pp.396-403
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• 1999

본 논문에서는 새로운 블록기반 신경망을 제안하고 블록기반 신경망의 패턴류 성능을 확인하였다. 블록기반 신경망은 4개의 가변 입출력을 가지는 블록을 기본 구성요소로하고 있으며 블록들의 2차원배열 형태로 이루어진다. 블록기반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬수 있는 새로운 신경망 모델이다. 블록 기반 신경망의 구조와 가중치를 재고성 가능 하드웨어(FPGA)의 비트열에 대응시키고 유전자 알고리즘에 의하여 전역최적화를 하여 구조와 가중치를 최적화한다. 유전 알고리즘에 의하여 설계된 블록기반 신경망을 비선형 결정평면을 가지는 여러 학습패턴에 적용하여 패턴분류 성능을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10d
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• pp.244-246
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• 2002

진화 하드웨어(Evolvable Hardware)는 환경 적응력이 강하고 최적의 상태를 유연하게 유지하는 하드웨어 설계 기법이나 회로가 복잡해질수록 진화가 어려워지는 문제로 인해 활용이 늦어지고 있다. 본 논문에서는 이를 해결하기 위한 많은 연구 중 회로 진화 과정 분석을 위한 방법으로 개미집단 시스템을 제안한다. 경로 최적화 알고리즘인 개미집단 시스템을 적절히 변형하여 진화 하드웨어에 적용시키는 방법을 제안하고 이를 실험으로 확인하였으며, 실험 결과 하드웨어의 진화 과정을 관찰할 수 있었고, 목표 하드웨어의 해공간 특성이 페로몬으로 분포하고 있음도 관찰할 수 있었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.2
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• pp.293-298
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• 2009

In this contribution, a 193-bit elliptic curve cryptography coprocessor was implemented on an FPGA board. Optimized algorithms and numerical expressions which had been verified through C program simulation, should be analyzed again with HDL (hardware description language) such as Verilog, so that the verified ones could be modified to be applied directly to hardware implementation. The reason is that the characteristics of C programming language design is intrinsically different from the hardware design structure. The hardware IP which was double-checked in view of hardware structure together with algoritunic verification, was implemented on the Altera CycloneII FPGA device equipped with ARM9 microprocessor core, to a real chip prototype, using Altera embedded system development tool kit. The implemented finite field calculation IPs can be used as library modules as Elliptic Curve Cryptography finite field operations which has more than 193 bit key length.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.10 no.2
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• pp.192-197
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• 2017

In this paper, image filter optimization method based on common sub-expression elimination is proposed for low-power image feature extraction hardware design. Low power and high performance object recognition hardware is essential for industrial robot which is used for factory automation. However, low area Gaussian gradient filter hardware design is required for object recognition hardware. For the hardware complexity reduction, we adopt the symmetric characteristic of the filter coefficients using the transposed form FIR filter hardware architecture. The proposed hardware architecture can be implemented without degradation of the edge detection data quality since the proposed hardware is implemented with original Gaussian gradient filtering algorithm. The expremental result shows the 50% of multiplier savings compared with previous work.

• Smart Media Journal
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• v.11 no.2
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• pp.70-76
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• 2022

IoT application development using a cloud server causes problems such as data transmission and reception delay, network traffic, and cost for real-time processing support in network connected hardware. To solve this problem, edge cloud-based platforms can use neuromorphic hardware to enable fast data transfer. In this paper, we propose a model optimization method for supporting spiking neural networks on FPGA hardware. We focused on auto-adjusting network model parameters optimized for neuromorphic hardware. The proposed method performs optimization to show higher performance based on user requirements for accuracy. As a result of performance analysis, it satisfies all requirements of accuracy and showed higher performance in terms of expected execution time, unlike the naive method supported by the existing open source framework.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.9
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• pp.37-44
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• 2002

This paper proposes efficient digital hardware design method by using fixed weight of pre-trained neural network. For this, arithmetic operations of PEs(Processing Elements) are represented with matrix-vector multiplication. The relationship of fixed weight and input data present bit-level array structure architecture which is consisted operation node. To minimize the operation node, this paper proposes node elimination method and setting common node depend on bit pattern of weight. The result of FPGA simulation shows the efficiency on hardware cost and operation speed with full precision. And proposed design method makes possibility that many PEs are implemented to on-chip.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.667-669
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• 2002

이 논문은 행위 합성(behavioral synthesis)에서 전력 소모 최적화를 위한 효율적인 알고리즘을 제안한다. 이전의 논문에서 전력 최적화를 위한 여러가지의 하드웨어 할당/바인딩(allocation/binding) 문제들이 네트워크 플로우 문제로 나타내어 질 수 있고, 최적으로 풀릴 수 있음이 보여졌다. 그러나, 그 연구에서는 고정된 스케줄이 가정되고 있다. 이와 관련해서 주어진 스케줄에 대한 하드웨어 할당/바인딩 문제를 위한 최적의 네트워크 플로우 결과가 주어졌을 때, 주어진 스케줄을 일부분 바꾼 것에 데란 새로운 최적의 네트워크 플로우 결과를 얻는 것이 주요 문제이다. 이 때문에 우리는 네트워크 구조와 플로우 계산간의 관계에 대한 분석으로 부터 최대 플로우 계산 단계와 최소 비용 계산 단계의 2단계 과정을 고안하였다. 실험결과를 통해 우리의 설계가 스케줄의 영향과 각 스케줄에 대한 최적의 바인딩을 이용함으로써 전력 소모와 계산 시간에서 매우 향상된 결과를 얻을 수 있음을 볼 수 있다.

• Electronics and Telecommunications Trends
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• v.31 no.4
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• pp.55-64
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• 2016

컴퓨터 시스템을 위한 소프트웨어 개발에 있어 성능 최적화는 하드웨어 및 운영체제에 대한 전문 지식과 다양한 상황을 고려할 수 있는 숙련을 필요로 하는 매우 어려운 작업으로 알려져 있다. 특히, 임베디드 시스템의 경우 사용되는 하드웨어와 운영체제의 종류가 매우 다양하여 임베디드 소프트웨어의 성능 최적화에는 더욱 많은 시간과 노력이 요구된다. 자가적응형 컴퓨팅은 소프트웨어 개발에 있어 성능 최적화 작업 노력을 최소화하기 위한 기술로 소프트웨어 실행을 실시간으로 감시하면서 소프트웨어 실행에 관여하는 다양한 컴퓨터 시스템 리소스들을 제어하여 소프트웨어가 요구하는 성능을 자동으로 맞춰주는 컴퓨팅 기술이다. 본고에서는 자가적응형 컴퓨팅 기술 현황을 살펴본 후 임베디드 디바이스를 위한 자가적응형 컴퓨팅 기술 개발 사례를 소개한다.