• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 추계학술발표논문집
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• pp.609-612
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• 2002

본 논문은 다양한 멀티미디어 응용을 위한 재구성가능(reconfigurable) 구조의 프로세서 설계에 대해서 연구하였다. 설계된 프로세서는 RISC 코어 프로세서와 코스-그레인(coarse-grain) 구조의 재구성가능 셀들의 배열로 이루어진 처리 유닛으로 구성되었다. 여기서 사용된 RISC 코어 프로세서는 하드웨어 구조를 간단히 하기 위하여 MIPS 명령어들 중에서 사용빈도가 높은 것들만 고려하였으며, 재구성가능 처리를 위한 별도의 명령어를 추가하였다. 본 논문에서 제시한 재구성가능 프로세서는 VHDL로 모델링하여 실행을 검증하였으며, 하드웨어의 유연성을 증가하여 다양한 멀티미디어 응용에 적용함과 아울러 속도향상에 기여함을 볼 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2998-3000
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• 2000

본 논문에서는 BNN, 블록기반 신경망 모델을 재구성가능 하드웨어(FPGA)로 설계한다. 블록기 반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬 수 있다. 블록기반 신경망의 구조와 가중치를 표현하는 바이너리 스트링을 오프라인으로 진화시킨 후, 재구성가능 하드웨어로 구현한다. FPGA로 구현된 블록기반 신경망의 성능을 확인하기 위하여 간단한 성능시험에 사용되는 대표적인 패턴들을 사용하여 블록기반 신경망의 패턴분류 성능을 알아본다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 한국정보통신학회논문지
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• 제24권12호
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• pp.1688-1696
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• 2020

기존 클라우드 기반 Internet-of-Things(IoT) 시스템의 네트워크 정체와 서버 과부하로 인한 지연, 데이터 이동으로 인한 보안 및 프라이버시 이슈를 해결하기 위하여 엣지 기반의 IoT 시스템으로 IoT의 패러다임이 움직이고 있다. 하지만 엣지 기반의 IoT 시스템은 여러 제약으로 인하여 처리 성능과 동작의 유연성이 부족한 치명적인 문제점을 가지고 있다. 처리 성능을 개선하기 위하여 응용 특화 하드웨어를 엣지 디바이스에 구현할 수 있지만, 고정된 기능으로 인하여 특정 응용 이외에는 성능 향상을 보여줄 수 없다. 본 논문은 엣지 디바이스의 제한된 하드웨어 자원에서 다양한 응용 특화 하드웨어를 주문형 부분 재구성을 통해 사용할 수 있고, 이를 통해 엣지 디바이스의 처리 성능과 동작의 유연성을 증가시킬 수 있는 엣지 중심의 Metamorphic IoT(mIoT) 플랫폼을 소개한다. 실험 결과에 따르면, 재구성 알고리즘을 엣지에서 실행하는 엣지 중심의 mIoT 플랫폼은 재구성 알고리즘을 서버에서 실행하는 이전 연구에 비해 엣지의 서버 접근 횟수를 최대 82.2% 줄일 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.187-189
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• 2004

하드웨어와 응용 프로그램의 다양한 요구를 만족시키기 위한 운영체제의 재구성 능력이나 기능 확장에 대한 필요성은 최근 들어 급증하고 있다. 운영체제의 재구성을 지원하기 위해서 개선되어야 할 부분 가운데 가장 정적이라고 할 수 있는 부분은 인터럽트 처리와 같은 저수준 입출력 부분이다. 이러한 인터럽트 처리는 하드웨어와 밀접한 부분으로써 운영체제의 설계목적에 따라서 설러 가지 방식으로 구성되어왔으나 각 운영체제에 의존적이며 처리방식이 고정적이라는 한계를 가진다. 본 논문에서는 다양한 형태의 인터럽트 처리 방식을 지원할 수 있는 동적 재구성이 가능한 인터럽트 처리 방식과 그 구조를 제안한다. 제안하는 방식은 커널 컴포넌트들의 동적인 확장과 재구성을 지원하는 커널 컴포넌트 스와핑과 인터포지션 기법을 사용하여 M3K 커널에 구현되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.355-357
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• 2003

최근 급속한 발전으로 인해 다양해지고 있는 무선 통신 기술들은 각자의 고유한 주파수, 채널 부호화 기법. 변복조 기법을 쓰는 경우가 많다. 이로 인해, 다양한 무선 통신 기술간의 비호환성 문제가 제기되고 있다. 이러한 문제를 해결하기 위한 기술이 SDR(Software Defined Radio)이다. SDR은 신호 처리(Signal Processing)를 소프트웨어적으로 구현하는 것이다. 이러한 SDR 기술은 하나의 하드웨어를 이용해서 설러 무선 통신 기술들을 이용할 수 있게 한다. 현재 대부분의 SDR의 연구는 재구성 가능한 하드웨어 로직과 코어 프레임워크인 SCA(Software Communication Architecture)로 초점이 맞추어지고 있다 하지만 SDR 시스템의 특성을 고려했을 때, 실시간성(Real-Time)과 유연성(Flexibility), 재구성(Reconfigurability)을 위한 기능을 추가하기 위해 이에 적합한 운영체제의 연구가 필요하다. 본 논문에서는 휴대 기기에서의 SDR 시스템에 대해 간략히 알아보고 이를 위한 운영체제의 요구사항을 설명하여 그에 적합한 운영체제의 구조와 재구성 기법을 설명한다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2010년도 춘계 종합학술대회 논문집
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• pp.393-395
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• 2010

본 논문은 PID 필터링된 MPEG-2 TS 데이터로부터 DSM-CC PS 패킷을 추출하여 원래의 섹션으로 구성한 후 이더넷 프레임으로 재구성하는 모듈에 전송하는 패킷변환모듈을 위한 하드웨어 모듈 설계를 제안한다. 제안된 모듈은 ALTERA 사의 IP를 토대로 수정하고 보완한 것으로써 하드웨어 기술언어인 Verilog를 이용하여 설계하였으며 모의실험을 통해 결과를 검증하였다.

• 한국산학기술학회논문지
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• 제18권1호
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• pp.21-31
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• 2017

본 논문에서는 Zynq SoC 플랫폼을 사용하여 노이즈 영상의 경계선 검출 및 노이즈 감소를 위한 부분 재구성 시스템을 설계한다. 실시간 1080p 영상 시퀀스의 처리를 위한 높은 연산량을 제공하기 위해 재구성이 가능한 Programmable Logic 영역을 사용하고 하드웨어 필터를 구현한다. 또한 하드웨어 필터들은 부분 재구성 가능한 영역을 활용한 자동 재구성 기능을 통해 제한된 환경의 임베디드 시스템에서 더욱 더 효과적으로 하드웨어 자원 활용을 가능하게 한다. 주어진 한계점을 넘는 잡음을 포함한 입력 영상의 경우 적응적 노이즈 제거를 위한 필터링 연산을 하드웨어에 자동 재구성하여 수행함으로써 제안된 시스템은 향상된 경계선 검출 결과를 보여 주고 있다. 제안 하는 시스템을 사용하여 영상 시퀀스의 잡음 밀도에 따라 영상 처리 필터의 bitstream이 스스로 재구성 되었을 때 경계선 검출의 정확도에 대한 결과가 향상된 것을 (14~20배 PFOM) 구현 결과에서 보여 준다. 또한, ZyCAP을 사용하여 구현 한 경우 2.1배 빠르게 부분 재구성함을 확인하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 춘계 학술대회 학술발표 논문집
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• pp.51-54
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• 2003

진화하드웨어는 하드웨어 스스로 진화하여 필요한 회로를 구성한다 회로를 재구성하기 위해서 유전자 알고리즘을 사용한다. 유전자 알고리즘(Genetic Algorithm)은 전역적 탐색을 통하여 해를 구한다. 하지만 유전자 알고리즘은 많은 개체의 평가를 통하여 이루어지기 때문에 수행하는데 시간이 많이 소요된다. 이전의 연구에서 유전자 알고리즘 프로세서를 이용하여 진화하드웨어를 구성했다. 유전자 알고리즘 프로세서는 유연성이 떨어지고 범용적으로 사용하기 어렵다. 본 논문에서는 CPU를 이용하여 유전자 알고리즘 프로세서를 소프트웨어로 제어하는 방법을 제안한다 소프트웨어로 합성한 신호로 GAP의 동작을 제어하기 때문에 유연성을 가질 수 있다 FPGA에 CPU와 유전자 알고리즘 프로세서를 구현하여 one-chip 하드웨어를 구현한다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.82-92
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• 2008

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.