• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 춘계학술대회 및 임시총회
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• pp.179-182
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• 2002

GA(Genetic Algorithm)는 자연계 진화를 모방한 계산 알고리즘으로서 단순하고 응용이 쉽기 때문에 여러 분야에 전역적 최적해 탐색에 많이 사용되고 있다. 최근에는 하드웨어를 구성하는 방법의 하나로서 사용되어 진화하드웨어라는 분야를 탄생시켰다. 이와 함께 GA의 연산자체를 하드웨어로 구현하는 GA processor(GAP)의 필요성도 증가하고 있다. 특히 진화하드웨어를 소프트웨어상에서 진화 시키는 것이 아닌 GAP에 의해 진화 시키는 것은 독립된 구조의 진정한 EHW 설계에 필수적이 될 것이다. 본 논문에서는 GAP 설계 방법을 제안하고 이를 이용하여 진화하드웨어로 State machine을 구현하고자 한다. State machine의 경우 구조상 피드백이 필요하기 때문에 가산기나 멀티플렉서보다는 훨씬 복잡하고 설계가 까다로운 구조이다. 제안된 방법을 통하여 명시적 설계가 어려운 하드웨어 설계에 GAP를 이용한 하드웨어의 진화에 적용함으로써 그 유용성을 보인다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2017년도 추계학술대회
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• pp.77-78
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• 2017

컴퓨터 생성 홀로그램은 방대한 양의 연산이 필요하기 때문에 이를 고속화하기 위한 방법이 필요하다. 본 논문에서는 기존에 본 연구팀에서 ASIC으로 구현했던 홀로그램 생성기의 하드웨어 구조를 보완하여 새로운 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 기존의 블록기반의 하드웨어에서 가로축 공통항은 하나만 만들고 세로축 공통항을 확장하고, 블록의 가로축은 시분할을 통하여 계산하도록 제안하고 구현하였다. 제안하는 구조가 더 적은 하드웨어 자원 량으로 같은 성능의 하드웨어를 구현하였고, 입력단의 메모리 접근 량도 줄일 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (A)
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• pp.346-350
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• 2006

다양한 종류의 동영상을 출력하는 디스플레이 장치에 색역 사상 알고리즘이 적용이 되기 위해서는 약 10나노 초 정도의 처리 속도가 필요하기 때문에 실제로 구현하기가 매우 어렵다. 이러한 문제를 해결하기 위한 방법으로 특정 장치의 색역 사상 결과를 샘플링한 후 3차원 룩업테이블에 저장하는 하드웨어 구조가 있는데, 본 논문에서는 이러한 해상도 절감 3차원 룩업 테이블을 이용한 색역 사상 하드웨어를 기술하고, 기존의 하드웨어의 구조를 보다 최적화할 수 있는 방법을 제시하고 성능 향상을 확인한다. 해상도 절감 3차원 룩업 테이블을 이용한 색역 사상 방법은 최종 사상 값을 출력하기 위하여 3차원 보간부를 필요로 하는데, 3차원 보간부는 실시간 하드웨어에서 큰 비중을 차지하고 있는 부분이다. 본 논문에서는 기존의 육면체 구조를 이용한 3차원 보간 방법에 비하여 연산 과정이 간단한 사면체 구조를 이용한 3차원 보간 방법으로 보간을 수행하는 새로운 하드웨어 구조를 제안하였고, 새로운 하드웨어가 기존의 방법보다 더 높은 성능을 기대할 수 있으면서 전체적인 하드웨어의 크기를 절감할 수 있음을 보인다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.90-97
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• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.931-934
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• 2003

DWT(Discrete Wavelet Transform)를 2차원 하드웨어로 구현하기 위해서 많은 하드웨어와 실행시간이 들기 때문에 효율적인 구조가 중요하다. 그래서, 이 논문에서는 2차원 DWT에 대한 효율적인 하드웨어 이용률과 크기의 감소, 완벽한 레지스터 이용률, 규칙적인 데이터 흐름으로 필터 길이의 확장을 쉽게 할 수 있도록 구조를 개선하고, 개선된 구조를 VHDL로 검증하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 추계학술대회
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• pp.302-303
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• 2010

본 논문에서는 고속으로 홀로그램을 생성하기 위해 새로운 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 수식을 제안하고, 셀 기반의 VLSI(very large scale integrated circuit) 구조를 제안하였다. 기본 CGH 수식에서 가로 또는 세로 방향의 연산 규칙을 찾아낸 후 가로 또는 세로 방향의 홀로그램 화소를 병렬적으로 구할 수 있는 수식을 유도하였다. 제안한 수식을 바탕으로 초기 파라미터 연산기(initial parameter calculator)와 업데이트-위상 연산기(update-phase calculator)로 구성된 CGH 셀의 구조를 제안하고 하드웨어로 구현하였다. 수식의 변형을 통해서 하드웨어를 간략화 시킬 수 있었고, CGH의 확장을 통해 가로 방향으로 병렬화시킬 수 있는 하드웨어 구조도 보였다. 실험에서는 하드웨어에 사용된 자원을 분석하였다. CGH 커널과 프로세서의 구조는 이전 연구에서 사용된 플랫폼을 그대로 사용하였다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 춘계학술발표대회
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• pp.3-6
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• 2012

최근 응용 특화된 다양한 구조의 프로세서가 확산됨에 따라 기존 운영체제를 다른 구조의 플랫폼으로 이식하는 비용이 증가하고 있다. 기존 운영체제에서는 소스 코드 수준에서 하드웨어 의존적인 부분을 HAL(hardware abstraction layer)로 구분하여 관리함으로써 이기종 플랫폼간의 이식성을 높이고자 하였다. 그러나 기존 HAL 구조는 대부분 하드웨어의 물리적인 구조만을 고려하여 설계되어 체계적인 이식 작업이 어렵다는 문제점을 가지고 있다. 이를 위해 본 논문에서는 하드웨어의 물리적인 구조와 운영체제의 기능적인 요소를 함께 고려한 HAL 구조를 제안한다. 제안하는 HAL 구조의 효용성은 S3C2410 에서 실행하는 운영체제를 Cell BE 플랫폼으로 이식하는 사례 연구를 통해 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.875-878
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• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.192-197
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• 2017

본 논문은 저전력 영상 특징 추출 하드웨어 설계를 위한 공통 부분식 제거 기법 기반 이미지 필터 하드웨어 최적화 기법을 제안한다. 저전력 및 고성능 물체인식 하드웨어는 공장 자동화를 위한 산업용 로봇에 필수 모듈로 채택되고 있다. 따라서 물체인식 하드웨어의 영상 특징 추출 알고리즘에 다양하게 적용되는 Gaussian gradient 필터 하드웨어의 저면적 설계가 필수적이다. Gaussian gradient 필터의 하드웨어 복잡도를 줄이기 위해 필터에 사용되는 계수의 Symmetric한 특징과 Transposed form FIR 필터 하드웨어 구조를 이용했다. 제안된 이미지 필터의 하드웨어 구조는 알고리즘에 적용된 계수의 변형 없이 구현되었기 때문에 윤곽선 검출 알고리즘에 적용했을 때 검출 데이터의 열화 없이 구현될 수 있다. 제안된 이미지 필터 하드웨어 구조는 기존 구조와 비교했을 때 곱셈기의 수를 50% 절감할 수 있음을 확인했다.