• The Transactions of the Korean Institute of Power Electronics
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• v.16 no.5
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• pp.511-520
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• 2011

Nowadays, industry of smart grid is important for practical use of the renewable energy. In this situation, it is important to use the energy storage to make more stable and efficient renewable energy sources. The power conditioning systems consist in a boost converter which makes renewable energy source connected with the grid-connected inverter and the charger/discharger which takes the energy transfer between the boost converter and an energy storage. The effects on the controller design of each converter must be investigated to avoid the instability of the entire system. small-signal modelling of the boost converter and charger/discharger have been done and a controller design example is also presented. In this paper, effects on the controller design of the boost converter and the charger/discharger are investigated according to the existence of the parasitic resistance of the boost converter. In conclusion, the parasitic resistance of the inductor should be considered from the aspect of both the frequency domain analysis and time domain simulation using both MATLAB and PSIM.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.43 no.5 s.311
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• pp.44-59
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• 2006

This paper describes the efficient implementation of DNA sequence generate system with genetic algorithm for reducing computation time of NACST. The proposed processor is based on genetic algerian with fitness functions which would suit the point of reference for generated sequences. In order to implement efficient hardware structure, we used the pipelined structure. In addition our design was applied the parallelism to achieve even better simulation time than the sequence generator system which is designed on software. In this paper, our hardware is implemented on the FPGA board with xc2v6000 devices. Through experiment, the proposed hardware achieves 467 times speed-up over software on a PC and sequence generate performance of hardware is same with software.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.6
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• pp.59-68
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• 2002

In this paper, we design the two-dimensional Discrete Wavelet Transform (2D DWT) filter that is widely used in various applications such as image compression because it has no blocking effects and relatively high compression rate. The filter that we used here is two-channel four-taps QMF(Quadrature Mirror Filter) Lattice filter with PR (Perfect Reconstruction) property. The proposed DWT architecture, with two consecutive inputs shows an efficient performance with a minimum of such hardware resources as multipliers, adders, and registers due to a simple scheduling. The proposed architecture was verified by the RTL simulation, and utilizes the hardware 100%. Our architecture shows a relatively high performance with a minimum hardware when compared with other approaches. An efficient memory mapping and address generation techniques are introduced and the fixed-point arithmetic analysis for minimizing the PSNR degradation due to quantization is discussed.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.9_10
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• pp.485-496
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• 2008

As the complexity of SoC (System-on-Chip) design increases dramatically. traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages. and hardware software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted ion levels only, which makes it difficult to integrate HW-SW cosimulators with different ion levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of ion levels and description languages, it allows us to generate simulation models with various ion levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.769-771
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• 2005

유비쿼터스 컴퓨팅의 기반 설비인 센서 네트워크는 많은 수의 센서 노드들로 구성되며, 각 센서 노드의 하드웨어는 매우 작은 규모이다. 또한 최소한의 전력 소모를 위하여 센서 노드들은 동적으로 재구성되며, 노드들 간의 통신은 무선 네트워크를 통하여 이루어진다. 센서 네트워크는 구축 목적에 따라 네트워크 토폴로지 및 라우팅 방식이 결정되어야 하고, 이와 더불어 센서 노드의 하드웨어와 소프트웨어도 필요에 따라 다양하게 변경되어야 한다. 따라서 센서 네트워즈가 구현되기 전에 시스템 동작과 성능을 예측할 수 있고 소프트웨어 개발 환경도 제공해주는 시뮬레이터가 사용 가능하다면, 시스템 개발 기간을 크게 단축시킬 수 있을 것이다. 기존의 센서 네트워크 시뮬레이터들은 특별한 응용을 위한 특정 기반의 하드웨어와 운영체제에 국한되어 개발되었기 때문에 다양한 센서 네트워크 환경을 지원하기에는 한계가 있으며, 센서 네트워크 설계상의 주요 요소인 전력 소모량 분석이 포함되지 않았다. 따라서 본 연구에서는 특정한 응용이나 운영체제에 제한을 받지 않으면서 다양하게 센서 네트워크 환경을 설계 및 검증할 수 있고 전력 소모량 추정도 가능한 시뮬레이터를 개발하는 것을 목표로 하였다. 본 연구에서 개발한 시뮬레이터는 기계명령어-레일(machine instruction-level)의 이산-사건 시뮬레이션(discrete-event simulation) 기법을 이용함으로써 실제 센서 노드의 프로그램 실행 및 관련 동작들을 세부적으로 예측하는 데 사용될 수 있도록 하였다. 시뮬레이션의 작업부하(Workload)인 명령어 트레이스(instruction trace)로는 ATmega128L 마이크로컨트롤러용으로 크로스 컴파일된 인텔 헥스-레코드 형식(.hex) 또는 S-레코드 형식(.srec)의 파일을 사용한다.들을 해결하고자 프라이버시보호에 새로운 키 생성 방법을 통한 강력한 프로토콜을 제안 한다.하였으나 사료효율은 증진시켰으며, 후자(사양, 사료)와의 상호작용은 나타나지 않았다. 이상의 결과는 거세비육돈에서 1) androgen과 estrogen은 공히 자발적인 사료섭취와 등지방 침적을 억제하고 IGF-I 분비를 증가시키며, 2) 성선스테로이드호르몬의 이 같은 성장에 미치는 효과의 일부는 IGF-I을 통해 매개될 수도 있을을 시사한다. 약 $70 {\~} 90\%$의 phenoxyethanol이 유상에 존재하였다. 또한, 미생물에 대한 항균력도 phenoxyethanol이 수상에 많이 존재할수록 증가하는 경향을 나타내었다. 따라서, 제형 내 oil tomposition을 변화시킴으로써 phenoxyethanol의 사용량을 줄일 수 있을 뿐만 아니라, 피부 투과를 감소시켜 보다 피부 자극이 적은 저자극 방부시스템 개발이 가능하리라 보여 진다. 첨가하여 제조한 curd yoghurt는 저장성과 관능적인 면에서 우수한 상품적 가치가 인정되는 새로운 기능성 신제품의 개발에 기여할 수 있을 것으로 사료되었다. 여자의 경우 0.8이상이 되어서 심혈관계 질환의 위험 범위에 속하는 수준이었다. 삼두근의 두겹 두께는 남녀 각각 $20.2\pm8.58cm,\;22.2\pm4.40mm$으로 남녀간에 유의한 차이는 없었다. 조사대상자의 식습관 상태는 전체 대상자의 $84.4\%$가 대부분이 하루 세끼 식사를 규칙적으로 하고 있었으며 식사속도는 허겁지겁 빨리 섭취하는 경우가 남자는 $31.0\%$, 여자는 $21.4\%$로 나타났고 이들을 제외한 나머지 사람들은 보통 속도 혹은 충분한 시간을 가지고 식사를 하였

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.44 no.5
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• pp.416-422
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• 2016

This paper presents preliminary performance analysis of a satellite formation flying testbed, which is under development by Astrodynamics and Control Laboratory, Department of Astronomy, Yonsei University. A model reference adaptive controller (MRAC) with a first-order reference model is chosen to enhance the response of reaction wheel system which is subject to uncertainties caused by unmodelled dynamics and measurement noise. In addition, an on-line parameter estimation (OPE) technique based on the least square is combined to eliminate the effect of angular measurement noise by estimating the moment of inertia. Both numerical simulations and hardware experiments with MRAC support the effectiveness and applicability of the adaptive control scheme, which maintains the tracking error below $0.25^{\circ}$ for the entire time span. However, the high frequency control input generated in hardware experiment strongly suggests design modifications to reduce the effect of deadzone.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.3C
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• pp.215-223
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• 2003

Turbo codes are selected as FEC(Forward error correction) codes with convolution code in 3GFP(3rd generation partnership project) and 3GPP2 standard of IMT2000. Especially, l/3 turbo code with K=4 is employed for 3GPP standard. In this paper, we proposed a hardware structure of a turbo decoder and denveloped the decoder for 3GPP standard turbo code. For its efficient operation, we design a SOVA decoder by employing a register exchange decoding block and new path metric normalization block as a SISO constituent decoder. In addition, we estimate its performance under MATLAB 6.0 and designed the turbo decoder including control block, input control buffer, SOVA constituent decoder with VHDL. Finally, we synthesized the developed turbo decoder under Synopsys FPGA Express and verified it with ALTERA EPF200SRC240-3 FPGA device.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10d
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• pp.473-476
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• 2007

최근 방송 통신 기술의 눈부신 발전에 힘입어 등장한 데이터 방송(Data Broadcasting)은 시청자에게 영상과 음성환 아니라 기존에는 접할 수 없었던 다양한 서비스들을 제공하고 있다. 이런 데이터 방송을 수신하기 위해서는 TS로부터 데이터를 추출하고 처리할 수 있는 미들웨어(middleware)가 포함된 셋탑박스(set-top box)가 필요하다. 그리하여 MHP, OCAP, ACAP 등 여러 데이터 방송 시스템의 미들웨어 표준 규격이 정의되었다. 그 중 MHP의 경우, OpenMHP라는 오픈 소스 프로젝트를 통해 PC 상에서 간단하게나마 MHP API를 테스트 해 볼 수 있는 환경을 제공해 주고 있다.[1] 하지만 셋탑박스 내에서 하드웨어를 이용하는 작업들은 거의 구현되지 못 했기 때문에 테스트에 있어 극히 제한적일 수밖에 없었다. 따라서 본 논문에서는 소프트웨어적으로 셋탑박스 환경을 에뮬레이션 해주는 Virtual Set-Top Box(VSTB)를 설계, 구현하였다. 셋탑박스가 없는 환경이나 간단한 시뮬레이션이 필요한 경우, 실시간 스트림 역다중화와, 파싱, 필터링 작업등이 지원되는 가상 셋탑박스 시스템을 통해 MHP 미들웨어 API를 테스트하는데 유용한 역할을 할 수 있을 것이다.

• The Journal of the Acoustical Society of Korea
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• v.17 no.2
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• pp.18-24
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• 1998

선박내의 작업 환경에서 발생하는 소음은 엔진, 발전기, 펌프와 같은 다양한 소음원 에 기인하다. 이들은 대체적으로 저주파 대역에서 주기성을 가지며, 이로 인해 능동 소음 제 어 기법이 적용될 수 있다. 이 논문에서는 선박내 소음 환경을 개선하기 위해 소음 흡음 재·차단재를 이용한 헤드폰 착용과 같은 수동적인 방법이 아니라, 작업 상황에 따라 소음 을 줄이기 위한 능동소음제어(ANC: Active Noise Control) 시스템을 구현한다. 특히 선박내 의 침실 공간으로 적용 가능성을 컴퓨터 시뮬레이션을 통해 고찰하고, TMS320C50 DSP를 포함한 하드웨어 구성을 통해 그 성능을 실험하고 평가한다.

• The Journal of the Acoustical Society of Korea
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• v.17 no.3
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• pp.27-36
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• 1998

현재 상용화된 사운드 합성 기기에서 널리 쓰이고 있는 PCM 방식에서의 문제점은 고음질의 음을 얻기 위해서 많은 메모리 용량을 필요로 하는 것이다. 이 논문에서는 이 문 제를 해결하기 위해 MPEG 오디오 압축 방식을 적용하여 샘플된 음을 압축하고, 실시간으 로 이를 복호화 해서 음을 합성해내는 사운드 합성 시스템을 설계하였다. 사운드 합성 시스 템은 마이크로프로세서, 음원 DSP, MPEG 오디오 복호화기로 구성되며, 44.1Khz의 샘플링 주파수로 32개의 음을 동시에 합성할 수 있도록 설계되었다. 설계 과정에서 각각의 기능 요 소를 C언어로 기술하여 사운드 합성 시스템에 대한 소프트웨어 모델을 작성하였다. 이것을 통해 미리 전체 시스템의 동작을 시뮬레이션하고, 압축 방식을 적용함으로써 발생될 수 있 는 여러 가지 문제점에 대한 해결 방안을 제시하였다. 시뮬레이터로 시스템의 동작을 검증 한 후, DSP와 MPEG 복호화기를 포함하는 사운드 합성 시스템을 VHDL로 설계하여 시뮬 레이션을 통해 하드웨어가 정상적으로 동작함을 확인하였다. MPEG 오디오 압축 방식을 이 용함으로써 메모리 용량 측면에서는 약8:1의 감소 효과를 얻을 수 있다.