• 정보처리학회논문지A
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• 제13A권3호
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• pp.185-190
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• 2006

JPEG 2000 알고리즘은 기존의 정지영상 압축 PEG 알고리즘에서 발생하는 블록화 현상의 문제점을 해결하였지만, 압축 율과 이미지 복원율을 높이기 위한 과정이 복잡해 졌고 부동소수점의 연산 시간이 많이 걸리는 단점을 가지고 있다. 이 단점을 보완하기 위하여 본 논문은 JPEG 2000 알고리즘의 부동소수점 연산이 많은 필터 부분을 하드웨어로 구현하였다. 이 DWT Filter[1] 칩은 Daubechies 9/7 filter[6]을 기반으로 설계되었고 성능과 크기(반도체 숫자)를 최적화하기 위해서 3 단계 파이프라인 시스템으로 구성되었다. 본 논문에서 설계한 Filter는 소프트웨어로 구현된 것보다 부동 소수점의 연산에서 7배 정도 성능이 향상되었다.

• 융합신호처리학회논문지
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• 제5권2호
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• pp.119-125
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• 2004

방향 성분은 소벨(sobel)과 FFT 방법 등을 주로 사용한다. 소벨을 이용한 방법은 소벨 마스크의 복잡한 처리 과정과 대표 방향 성분을 추출하고자 할 때 픽셀별로 단위 벡터를 만들어 누적시킬 경우 낮은 대비 영상이나 높은 대비 영상이나 같은 값이 나오므로 기울기 크기를 누적할 수 없어 대표 방향을 설정하기 어렵다. FFT를 변환을 이용한 방법은 융선이 정확한 방향 성분을 가지는 경우에만 방향성 추출이 가능하며 별도의 방향 필터를 사용해야 한다. 본 논문에서는 위의 단점을 보완하기 위하여 이진화 된 영상을 세선화 한 후 픽셀 단위로 방향 성분을 추출하며, 8${\times}$8 픽셀크기의 블록 내에 존재하는 픽셀이 가지는 방향 성분 중 가장 많은 방향 성분을 융선의 대표 방향으로 추출하는 새로운 방법을 제안한다.

• 한국정보처리학회논문지
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• 제4권10호
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• pp.2553-2561
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• 1997

본 논문에서는 영상인식을 위한 직선 HT(Hough transform) 알고리즘 연산의 하드웨어 구조를 제안하였다. 이 연산기는 기울기연산을 위한 필터링부위와 HT 연산부위로 이루어졌으며, 이때 각도에 관한 정보는 메모리 테이블에 저장하였다. 제안된 구조는 C 언어를 이용한 알고리즘 시뮬레이션을 수행하며 동작의 확인과 계산의 정밀도를 결정한 다음, 전체블록에 대하여 VHDL 언어에 의한 아키텍쳐 시뮬레이션을 수행하였다. 각 실험결과에 의하면, 연산된 데이타 값이 유사하게 얻어졌으며, 영상의 선명도와 사용 비트수가 커질수록 연산값의 차이가 적어짐을 확인하였다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2039-2044
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• 2008

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.

• 한국음향학회지
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• 제28권1호
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• pp.51-60
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• 2009

본 논문에서는 warped common acoustical pole and zero (WCAPZ) 모델링 방법을 이용한 새로운 공간 등화 방법을 제안한다. 제안한 방법은 저주파 영역의 등화 성능을 감소시키지 않으면서 등화 필터의 차수를 줄일 수 있는 장점을 가진다. 따라서 제안된 공간 등화 시스템은 기존의 블록 변환 방법에 비해 연산량은 비슷하면서도 적은 입출력 지연을 가지게 된다. 컴퓨터 모의실험을 통해 제안된 방법이 기존의 기법에 비해 저주파 영역에서 좋은 공간 등화 성능을 보임을 검증하였다.

• 방송공학회논문지
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• 제18권2호
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• pp.261-270
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• 2013

스테레오스코픽(stereoscopic) 3D 비디오 서비스는 기존 2D와의 호환성을 유지하면서 새로운 3D 비디오 서비스를 제공할 수 있다. 전송 대역이 제한된 지상파 방송의 경우 높은 부호화 효율을 갖는 스테레오스코픽 비디오 코덱이 요구된다. 따라서 기준영상은 기존 2D 비디오 서비스와의 호환성을 위해 MPEG-2로 부호화하는 반면 3D를 위한 부가영상 부호화를 위해 부호화 효율이 높은 H.264/AVC, HEVC(High Efficiency Video Coding) 등을 고려하고 있으며, 또한 부가영상을 비실시간으로 전송하는 NRT(Non-Real Time) 3D 서비스도 고려되고 있다. 본 논문에서는 NRT 3D 서비스를 위한 스테레오스코픽 비디오 부호화에 있어서, HEVC에서 고려되었던 적응루프필터(ALF: Adaptive Loop Filter)를 전/후처리 필터로 적용하는 기법을 제시한다. 특히, 부가영상의 후처리에 ALF를 적용하기 위하여 부호화 과정에 결정되는 CU(Coding Unit) 구조를 이용하는 HEVC와 달리 MVC(Multiview Video Coding)로 부호화한 부가영상의 매크로블록(MB) 부호화 모드 및 참조영상 인덱스 등의 MB 부호화 정보를 이용한 ALF 적용 기법을 제안한다. 부가 영상 부호화에 있어서 제안한 기법으로 전처리 및 후처리 과정으로 ALF를 적용함으로써 최대 약 24.9%의 비트율 감소를 확인하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 한국전자파학회논문지
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• 제18권6호
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• pp.602-611
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• 2007

본 연구에서는 MATLAB를 이용하여 UHF RFID 시스템의 순방향 링크를 구현하고, 구현된 모델을 통해 국내 RFID 기술 기준인 200 kHz 채널 대역폭을 만족하기 위한 순방향 디지털 필터의 설계 변수와 송신 신호의 특성을 분석하였다. 구현된 순방향 링크 모델은 PIE 소스 코딩과 디지털 송신 필터, 변조 블록, 국부 발진기 및 안테나로 구성되어 있다. 모의 실험 결과를 통해서 EPCglobal class 1 generation 2(EPCglobal C1G2) 규격의 변조 방식과 Tari값에 따른 디지털 송신 필터의 roll-off factor, 차단 주파수, 탭 수의 사용 가능 범위를 제시하였다. 또한, 각각의 변조 방식이 다중 리더 환경 및 밀집 리더 환경에 따라 EPCglobal C1G2 규격의 시간 영역 파형과 스펙트럼 마스크에 대한 만족 여부를 확인한 결과, 다중 리더 환경에서 Tari값 $6.25{\mu}sec$의 경우는 DSB/SSB-ASK 변조방식을 국내 채널 규격에 맞춰 사용하기 어렵다고 판단되었다. 따라서 본 논문은 RFID 리더 제작 시 국내 기술기준을 만족시키기 위한 설계 지침으로서 중요한 의미를 지니며, 향후 다중 리더 및 밀집 리더 환경에서 주파수 간섭 문제를 분석하기 위한 중요한 선행 연구라 판단된다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1113-1124
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• 2004

본 논문에서는 입력 영상을 실시간으로 압축 및 복원할 수 있는 하드웨어(hardware, H/W)의 구조를 제안하고 처리되는 영상의 보안 및 보호를 위한 워터마킹 기법(watermarking)을 제안하여 H/W로 내장하고자 한다. 영상압축과 복원과정을 하나의 FPGA 칩 내에서 처리할 수 있도록 요구되는 모든 영상처리 요소를 고려하였고 VHDL(VHSIC Hardware Description Language)을 사용하여 각각을 효율적인 구조의 H/W로 사상하였다. 필터링과 양자화 과정을 거친 다음에 워터마킹을 수행하여 최소의 화질 감소를 가지고 양자화 과정에 의해 워터마크의 소실이 없으면서 실시간으로 동작이 가능하도록 하였다. 구현된 하드웨어는 크게 데이터 패스부(data path part)와 제어부(Main Controller, Memory Controller)로 구분되고 데이터 패스부는 영상처리 블록과 데이터처리 블록으로 나누어진다. H/W 구현을 위해 알고리즘의 기능적인 간략화를 고려하여 H/W의 구조에 반영하였다. 동작은 크게 영상의 압축과 복원과정으로 구분되고 영상의 압축 시 대기지연 시간 없이 워터마킹이 수행되며 전체 동작은 A/D 변환기에 동기하여 필드단위의 동작을 수행한다. 구현된 H/W는 APEX20KC EP20K600CB652-7 FPGA 칩에서 69%(16980개)의 LAB(Logic Array Block)와 9%(28352개)의 ESB(Embedded System Block)을 사용하였고 최대 약 82MHz의 클록주파수에서 안정적으로 동작할 수 있어 초당 67필드(33 프레임)의 영상에 대해 워터마킹과 압축을 실시간으로 수행할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제18권4호
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• pp.35-43
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• 2013

텍스처 이미지가 다양한 산업 애플리케이션 분야에 널리 사용됨에 따라, 이러한 이미지들의 저작권 보호는 중요한 이슈가 되어왔다. 이러한 이유로, 본 논문은 이미지에 내재한 텍스처 특성을 이용한 칼라 텍스처 이미지 워터마킹 알고리즘을 제안한다. 제안한 알고리즘은 퍼지 클러스터링을 위한 입력으로써 그레이 레벨 동시발생 행렬의 에너지와 동질성 특징을 사용하여 워터마크를 삽입하기 위한 적당한 블록들을 선택한다. 워터마크를 삽입하기 위해 먼저 선택된 블록들에 이산 웨이블릿 변환을 수행하고, 이산 웨이블릿 변환의 서버밴드들의 하나를 선택한다. 그런후에 이 워터마크를 중간 대역의 이산 코사인 변환 계수에 삽입한다. 또한, 본 논문은 워터마크 삽입 후 비인지성과 다양한 형태의 워커마킹 공격에 대해 강인성이 뛰어난 이득 계수들과 이산 웨이블릿 변환의 서버밴드들의 효과를 탐색한다. 모의실험 결과, 제안한 알고리즘은 이득 계수가 42이고 HH 밴드에 워터마크를 삽입하였을 때 높은 PSNR 값 (47.66 dB to 48.04 dB) 및 낮은 M-SVD 값 (8.84 to 15.6)을 얻었다. 또한 제안한 알고리즘은 노이즈 첨가, 필터링, 잘라내기 및 JPEG 압축과 같은 다양한 이미지 처리 공격에서도 높은 상관 값 (0.7193 to 1)을 보였다.