• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.8B
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• pp.1092-1099
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• 2001

본 논문에서는 무선 통신 시스템의 중간주파수 처리 단을 디지털로 신호 처리하는 DDC(Digital Down Converter)의 저전력 아키텍처를 제안한다. FIR 필터의 계산량을 줄이기 위해서 개발된 Interpolated FIR 필터가 DDC의 데시메이션 필터로 널리 사용되고 있다. 본 논문은 이와 같은 Interpolated FIR 필터의 개념이 IIR 필터에도 적용될 수 있음을 보이고, 전력 소모와 구현 면적이 기존의 Interpolated FIR 구조보다 더욱 감소된 Interpolated IIR 필터 구조를 제안하였다. CDMA IS-95 DDC 사양의 데시메이션 필터를 FIR 구조, Interpolated FIR 구조, IIR 구조, Interpolated IIR 구조로 구현하여 이 4가지 구조들의 전력소모와 구현 면적을 비교하였으며 제안된 Interpolated IIR 구조가 기존의 Interpolated FIR 구조에 비하여 15.2%의 소모전력 감소와 35.3%의 구현면적의 감소를 달성할 수 있음을 보인다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.255-258
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• 2000

본 논문에서는 효율적인 면적의 저전력 FIR 필터를 제안한다. 제안된 필터는 6 비트 8 탭의 구조를 갖는PRML(Partial-Response Maximum Likelihood) 디스크드라이브 read channel용 FIR 필터이다 제안된 구조는 병렬연산 구조를 채택하고 있으며 네 단의 파이프라인 구조를 가지고 있다. 곱셈을 위하여 부스 알고리즘이 사용되며 압축기를 이용하여 덧셈을 수행한다. 저전력을 위해 CMOS 패스 트랜지스터를 사용하였으며 면적을 줄이기 위해 single-rail 로직을 사용하였다 제안된 구조를 0.65㎛ CMOS 공정을 이용하여 설계하였으며1.88 × 1.38㎟의 면적을 차지하였고 HSPICE 시뮬레이션 결과 3.3V의 공급전압에서 100㎒로 동작시 120㎽의 전력을 소모한다. 제안된 구조는 기존의 구조들에 비해 약 11%의 전력이 감소했으며 약 33%의 면적이 감소하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.11
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• pp.85-95
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• 2000

FIR digital filter is one of important blocks in DSP application. For more effective operation, lots of architecture are proposed. In our paper, we proposed a high speed FIR filter with area efficiency. To fast operation, we used transposed form filter as basic architecute. And, we used dual path registers line to wupport variation of filter operation, and filter cascade is also considered. To reduce area, we adopted truncated Booth multiplier to our filter design. As a result, we showed that filter area is reduced when filter optimization using of dual path registers line and truncated multiplier with same constraints againt previous method.

• Proceedings of the KIEE Conference
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• 2004.07d
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• pp.2338-2340
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• 2004

탐지레이다 또는 TWS 레이다의 측정 정밀도는 추적 필터 설계에서 quantization 문제로써 고려해야 한다. 본 논문에서는 측정 정밀도가 추적필터에서 quantization 문제로 변환됨을 보이고 오차면적과 추정성능을 비교한다. 또한 오차면적을 줄이는 방안과 quantization이 존재하면 측정잡음과 관계한 공정잡음의 power spectral density를 선정함을 보인다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.8
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• pp.32-36
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• 2008

Multiplierless FIR filters can be designed by only adders using Common Subexpression algorithm. It has small area compared with filter which using multipliers. But it has long operation time because of carry ripple from the adder. In this paper, when the subexpressions are added in multiplier less filters, the number of subexpressions maintains 2 until final addition to avoid carry ripple of the addition, so the subexpression addition time of the filter can be reduced. To verify proposed method, subexpression adder circuit of the FIR filter is designed using given example of paper. The designed filter was synthesized using Hynix 0.18um process. By Synopsys simulation results, it is shown that by the proposed method, area, propagation delay time can be reduced up to 53.2%, 57.9% compared with conventional design method which using pipeline.

• The Journal of the Korea institute of electronic communication sciences
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• v.8 no.11
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• pp.1641-1646
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• 2013

Control voltage for baseband channel selection filter to select one of communication channels can be easily fluctuated according to external noise or variation of fabrication. In this paper, we design a voltage regulator with small chip area to keep control voltage constantly using current comparative method. Cut-off frequency of channel selection filter is automatically controlled by detecting current flow using the proposed voltage regulator.

• Proceedings of the Korea Air Pollution Research Association Conference
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• 2002.11a
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• pp.419-420
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• 2002

원통형 카트리지 집진 필터는 동일한 크기의 일반 백필터에 비해 2-4배 정도의 여과면적을 확보할 수 있기 때문에 동일한 처리유량에 대해서 탈진주기를 2배 이상으로 증가시킬 수 있다. 또한 여과속도를 일반 백필터와 같게 할 경우, 적용되는 필터의 수를 줄일 수 있어 집진 장치가 차지하는 공간을 절약할 수 있다는 장점을 갖고 있다. 이러한 원통형 카트리지 집진 필터의 맡은 장점에도 불구하고 카트리지 집진 필터의 집진 특성에 관한 연구는 매우 저조하며, 대부분 필터 제조업체의 경험에 의해 산업체에 적용되고 있다. (중략)

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.4
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• pp.97-102
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• 2007

This paper presents our implemented, synthesized and tested on demand and partial reconfiguration approaches for FIR filters using Xilinx Virtex FPGAs. Our scope is implementation of a low-power, area-efficient autonomously reconfigurable digital signal processing architecture that is tailored for the realization of arbitrary response FIR filters on Xilinx Virtex4 FPGAs. The implementation of design addresses area efficiency and flexibility allowing dynamically inserting and/or removing the partial modules to implement the partial reconfigurable FIR filters with various taps. This partial reconfigurable FIR filter design shows the configuration time improvement, good area efficiency and flexibility by using the dynamic partial reconfiguration method.

• Journal of Advanced Navigation Technology
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• v.25 no.5
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• pp.363-369
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• 2021

In this paper, We propose variable cut-off frequency and variable sample rate small-area multi-channel digital filter for telemetry system. Proposed digital filter reduced hardware area by implementing filter banks that can variably use cut-off frequency and sample rate without additional filter banks for an arbitrary cut ratio. In addition, We propose the architecture in which sample rate can variably be selected according to the number of filters that pass through the multiplexer control. By using time division multiplexing (TDM) supported by the finite impulse response (FIR) intellectual property (IP) of Quartus, the proposed digital filter can greatly reduce digital signal processing (DSP) blocks from 80 to 1 compared without TDM. Proposed digital filter calculated order and coefficients using Kaiser window function in Matlab, and implemented using very high speed integrated circuits hardware descryption language (VHDL). After applying to the telemetry system, we confirmed that the proposed digital filter was operating through the experimental results in the test environment.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2006.05a
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• pp.265-268
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• 2006

본 논문에서는 레티넥스(Retinex) 이론을 이용한 영상개선 알고리즘을 분석하고, 이를 최적화하기 위한 알고리즘을 제안하였다. 기존의 알고리즘이 가진 큰 단점인 수행속도를 보완하기 위해 그리고 작아진 필터 크기 때문에 충분한 면적의 조명정보를 분석하지 못하는 단점을 보완하기 위해 우리의 알고리즘에는 주변함수의 필터크기를 원래의 알고리즘과 비교하여 보다 작은 크기로 조절함으로써, 연산속도를 대폭 감소시킬 수 있었고 4번째 채널로 흑백영상을 선택하므로 써 충분한 면적의 조명정보를 분석하지 못하는 단점을 보완하였다.