• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.50-50
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• 2007

최근 DRAM 소자 내에서 Ruthenium (Ru) 은 높은 화학적 안정성, 누설전류에 대한 높은 저항성, 고유전체와의 높은 안정성등과 같은 특성으로 인해 금속층-유전막(insulator)-금속층 캐패시터에 대한 하부전극으로 각광받고 있다. 일반적으로 Ru은 화학적으로 매우 안정하여 습식 식각으로 제거하기 어려우며, 이로인해 건식 식각을 이용하여 Ru을 제거하는 것이 널리 통용되고 있다. 하지만 칵 캐패시터의 분리를 위해 Ru을 건식 식각할 경우, 유독한 $Ru0_4$ 가스가 발생할 수 있으며 Ru 하부전극의 탈균일한 표면과 몰드 산화막의 손실을 유발할 수 있다. 이로인해 각 캐패시터간의 분리와 평탄화를 위해 CMP 공정이 도입되게 되었다. 이러한 CMP 공정에 공급되는 슬러리에는 부식액, pH 적정제, 연마입자등이 첨가되는데 이때 연마입자가 응집하여 슬러리의 분산 안정성 저하에 영향을 줄 수 있다. 그리하여 본 연구에서는 Ru CMP Slurry에서의 surfactant와 같은 첨가제에 따른 zeta potential, particle size, sedimentation의 분석을 통해 slurry 안정성에 대란 영향을 살펴보았다. 또한 선택된 surfactant가 첨가된 Ru CMP Slurry를 제조하여 Ru의 removal rate와 TEOS에 대한 selectivity를 측정해 보았다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.81-81
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• 2007

Chemical mechanical polishing (CMP) 공정은 deep 서브마이크론 집적회로의 다층배선구조률 실현하기 위해 inter-metal dielectric (IMD), inter-layer dielectric layers (ILD), pre-metal dielectric (PMD) 층과 같은 절연막 외에도 W, Al, Cu와 같은 금속층을 평탄화 하는데 효과적으로 사용되고 있으며, 다양한 소자 제작 및 새로운 물질 등에도 광범위하게 응용되고 있다. 하지만 Cu damascene 구조 제작으로 인한 CMP 응용 과정에서, 기계적으로 깨지기 쉬운 65 nm의 소자 이하의 구조에서 새로운 저유전상수인 low-k 물질의 도입으로 인해 낮은 하력의 기계적 연마가 필요하게 되었다. 본 논문에서는 전기화학적 기계적 연마 적용을 위해, I-V 특성 곡선을 이용하여 active, passive, transient, trans-passive 영역의 전기화학적 특성을 알아보았으며, Cu 막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.

• 반도체공학회 논문지
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• 제2권2호
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• pp.1-9
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• 2024

반도체 소자의 집적도는 높아져 왔으며 이는 더 작고 밀도가 높은 회로 및 소자를 제조하는 것을 의미한다. 이에 따라 다양한 층간 표면을 매끄럽게 유지하여 미세한 패턴을 형성하고 고밀도 회로를 안정적으로 제작하는데 평탄화 기술이 중요한 역할을 한다. 결과적으로 반도체에서의 CMP(chemical mechanical polishing) 공정은 다층 구조 소자를 만들기 위해서 반드시 필요한 공정이 되었다. 일반적으로 CMP 공정의 슬러리 조성은 세리아(ceria), 분산제(dispersant), 물(DI water) 이렇게 3 가지 성분이 균형을 이루는 것이 중요하다. 본 연구에서는 AMP(2-Amino-2-methyle-1-propanol) 함량을 달리한 양쪽성 계면활성제를 사용한 세리아 슬러리 안정성 연구를 수행하였다. 결과적으로 AMP 함량에 따라 카복실기(-COOH) 영향으로 pH 안정화 되었으며, 세리아 슬러리 응집현상이 발생하지 않았으며 분산 안정성 문제가 없는 것으로 확인되었다.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.17-23
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• 2002

최근 반도체 소자의 고속화 및 고집적화에 따라 배선 패턴이 미세화 되고 다층의 금속 배선 공정이 요구됨에 따라 단차를 줄이고 표면을 광역 평탄화 시킬 수 있는 STI-CMP 공정이 도입되었다. 그러나, STI-CMP 공정이 다소 복잡해짐에 따라 질화막 잔존물, 찢겨진 산화막 결함들과 같은 여러 가지 공정상의 문제점들이 심각하게 증가하고 있다. 본 논문에서는 이상과 같은 CMP 공정 결함들을 줄이고, STI-CMP 공정의 최적 조건을 확보하기 위해 트렌치 깊이와 STI-fill 산화막 두께가 리버스 모트 식각 공정 후, 트랜치 위의 예리한 산화막의 취약함과 STI-CMP공정 후의 질화막 잔존물 등과 같은 결함들에 미치는 영향에 대해 연구하였다. 실험결과, CMP 공정에서 STI-fill의 두께가 얇을수록, 트랜치 깊이가 깊을수록 찢겨진 산화막의 발생이 증가하였다. 트랜치 깊이가 낮고 CMP 두께가 높으면 질화막 잔존물이 늘어나는 반면, 트랜치 깊이가 깊어 과도한 연마가 진행되면 활성영역의 실리콘 손상을 받음을 알 수 있었다

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.81-85
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• 2013

웨이퍼 적층 기술은 반도체 전 후 공정을 이용한 효과적인 방법으로 향후 3D 적층 시스템의 주도적인 발전방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 TSV (Through Si Via), 웨이퍼 본딩, 그리고 웨이퍼 thinning의 단위공정 개발 및 웨이퍼 warpage, 열적 기계적 신뢰성, 전력전달, 등 시스템적인 요소에 대한 연구개발이 동시에 진행되어야 한다. 본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼를 제작하였고, Cu CMP 공정과 oxide CMP 공정을 이용하여 본딩 층 평탄화에 미치는 영향을 살펴보았다. CMP 공정 후 Cu dishing은 약 $180{\AA}$이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이는 약 $2000{\AA}$이었다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.61-66
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• 2012

반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 화학적-기계적 연마(CMP: Chemical-Mechanical Planarization) 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 화학적-기계적 연마 공정의 중요성은 더욱 강조되고 있다. 화학적-기계적 연마공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 화학적-기계적 연마 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리(Slurry), 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. 패드 컨디셔닝이란 컨디셔너가 화학적-기계적 연마 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 화학적-기계적 연마 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 스크래치(Scratch) 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 유기박막을 표면에 증착하여 부식을 방지하고자 하였다. 컨디셔너 제작에 사용되는 금속인 니켈과 니켈 합금을 기판으로 하고, 증착된 유기박막으로는 자기조립단분자막(SAM: Self-Assembled Monolayer)과 불화탄소(FC: FluoroCarbon) 박막을 증착하였다. 자기조립단분자막은 2가지 전구체(Perfluoroctyltrichloro silane(FOTS), Dodecanethiol(DT))를 사용하여 기상 자기조립 단분자막 증착(Vapor SAM) 방법으로 증착하였고, 불화탄소막은 10 nm, 50 nm, 100 nm 두께로 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition, SRN-504, Sorona, Korea) 방법으로 증착하여 표면의 부식특성을 평가하였다. 표면 부식 특성은 동전위분극법(Potentiodynamic Polarization)과 전기화학적 임피던스 측정법(Electrochemical Impedance Spectroscopy(EIS)) 등의 전기화학 분석법을 사용하여 평가되었다. 또한 측정된 임피던스 데이터를 전기적 등가회로(Electrical Equivalent Circuit) 모델에 적용하여 부식 방지 효율을 계산하였다. 동전위분극법과 EIS의 결과 분석으로부터 유기박막이 증착된 표면의 부식전류밀도가 감소하고, 임피던스가 증가하는 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.1-6
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• 2014

차세대 전자소자는 입출력(I/O) 핀 수의 증가, 전력소모의 감소, 소형화 등으로 인해 fine-pitch 배선 시스템이 요구되고 있다. Fine-pitch 특히 10 um 이하의 fine-pitch에서는 기존의 무연솔더나 Cu pillar/solder cap 구조를 사용할 수 없기 때문에 Cu-to-Cu bumpless 배선 시스템은 2D/3D 소자 구조에서 매우 필요한 기술이라 하겠다. Bumpless 배선 기술로는 BBUL 기술, 접착제를 이용한 WOW의 본딩 기술, SAB 기술, SAM 기술, 그리고 Cu-to-Cu 열압착 본딩 기술 등이 연구되고 있다. Fine-pitch Cu-to-Cu interconnect 기술은 연결 방법에 상관없이 Cu 층의 불순물을 제거하는 표면 처리 공정, 표면 활성화, 표면 평탄도 및 거칠기가 매우 중요한 요소라 하겠다.

• 한국결정성장학회지
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• 제28권1호
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• pp.51-56
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• 2018

PVT법으로 성장된 AlN 단결정의 표면 평탄화 최적화 하기 위하여 기계적 연마 후 $SiO_2$ slurry를 이용한 CMP 공정을 진행하였고 이에 따른 표면 형상, slurry 변화에 따른 가공 특성을 분석하였다. Slurry의 pH가 표면 연마 과정에 미치는 영향을 알아보기 위해 $SiO_2$ slurry의 pH를 조절하였으며, 제타전위측정기를 통해 각각의 pH에 따른 zeta potential의 영향과 MRR(material removal rate) 결과를 비교하였으며, 최종적으로 원자간력 현미경(atomic force microscope)을 이용한 표면 거칠기 RMS(0.2 nm)를 얻을 수 있었다.

• Korean Chemical Engineering Research
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• 제51권6호
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• pp.774-779
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• 2013

용액공정이 가능한 5 nm 정도의 입경을 가지는 이산화티탄 단분산 나노졸을 솔-젤법을 통하여 합성하였다. 결정성 이산화티탄 나노졸의 저온 스핀코팅 공정을 통하여, 거친 표면을 가지는 FTO 투명전극 기판에 블록킹층을 형성하였다. 이산화티탄 나노졸을 블록킹층에 코팅을 함으로써 거친 FTO 표면을 점진적으로 완만하게 할 수 있었다. 1, 2.5, 5, 및 10 중량%의 결정성 이산화티탄 나노 졸을 FTO 투명전극 기판에 스핀코팅하여 29, 38, 62 및 226 nm 두께의 이산화티탄 블록킹층을 형성할 수 있었다. 5 및 10 중량%의 결정성 이산화티탄 나노 졸의 경우 제곱평균 48.7 nm의 표면조도를 가지는 FTO의 투명전극 표면을 효과적으로 평탄화할 수 있었으며 이로 인해 1차원 형태의 산화아연 나노막대를 효과적으로 기판에 수직으로 배향할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.125-125
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• 2010

극성 [0001] 방향으로 성장된 질화물 기반의 LED (light emitting diode) 는 분극현상에 의해 발생하는 강한 내부 전기장의 영향을 받게 된다. 이러한 내부 전기장은 양자우물 내의 전자와 정공의 공간적 분리를 야기하고 quantum confined Stark effect (QCSE)에 의한 발광 파장의 적색 편이가 발생하며 양자효율의 저하를 가져오게 된다. 이러한 문제를 해결하기 위해 InGaN/GaN이나 AlGaN/GaN 양자 우물구조를 GaN의 m-plane (1$\bar{1}$00) 이나 a-plane (11$\bar{2}$0) 등 비극성면 위에 성장하려는 시도를 하고 있다. 그러나 비극성 면의 비등방성 (anisotropy) 으로 인하여 결정성이 높은 비극성 GaN을 성장하는 데에는 많은 어려움이 있다. GaN 층의 표면을 평탄화하고 결정성을 향상시키기 위해서 저온 GaN 또는 AlN 버퍼층을 성장하는 2단계 방법이나 고온 버퍼층을 이용하여 성장하는 연구들이 많이 진행되고 있다. 본 연구에서는 고온 GaN 버퍼층을 이용하여 기존의 2단계 성장과정을 단순화한 비극성 a-plane GaN을 r-plane 사파이어 기판위에 유기금속 화학증착법 (MOCVD)으로 성장하였다. 사파이어 기판위에 AlN 층을 형성하기 위한 nitridation 과정 후 1030 도에서 두께 45 ~ 800 nm의 고온 GaN 버퍼층을 성장하고 총 박막 두께가 2.7 ~ 3 um 가 되도록 a-plane GaN을 성장하여 표면 양상의 변화와 결정성을 확인하였다. 또한 a-plane GaN 박막 성장 시에 성장 압력을 100 ~ 300 torr 로 조절하며 박막 성장의 변화 양상을 관찰하였다. 고온 GaN 버퍼층 성장 두께가 감소함에 따라 결정성은 증가하였으나 표면의 삼각형 형태의 pit 밀도가 증가함을 확인하였다. 또한 성장 압력이 감소함에 따라 표면 pit은 감소하였으나 결정성도 감소하는 것을 확인하였다. 성장 압력과 버퍼층 성장 두께를 조절하여 표면에 삼각형 형태의 pit이 존재하지 않는 RMS roughness 0.99 nm, 관통전위밀도 $1.78\;{\times}\;10^{10}/cm^2$, XRD 반가폭이 [0001], [1$\bar{1}$00] 방향으로 각 798, 1909 arcsec 인 a-plane GaN을 성장하였다. 이 연구를 통해 고온 GaN 버퍼 성장방법을 이용하여 간소화된 공정으로 LED 소자 제작에 사용할 수 있는 결정성 높은 a-plane GaN을 성장할 수 있는 가능성을 확인하였다.