본 논문에서, 우리는 다수의 짧은 주기들을 추가함으서 LDPC 부호의 성능을 향상시킨다. 짧은 주기, 특히 길이가 4인 주기는 만약 표준 BP 복호가 쓰인다면 LDPC 부호의 성능을 저하시킨다. 그래서 현재의 연구들은 성능 높은 LDPC 부호를 설계하기 위하여 길이가 4인 주기들을 없애는데 초점을 맞추고 있다. 우리는 만약 수정된 BP 복호를 사용하면 다수의 길이가 4인 주기들은 LDPC 부호의 성능을 향상 시키는 것을 발견했다. 본 논문에서는 다수의 짧은 주기들을 가진 LDPC 부호를 위한 수정된 BP 복호 알고리즘이 소개되고 또한 다수의 짧은 주기들을 가지는 LDPC 부호의 수정된 BP 복호성능이 짧은 주기를 가지지 않는 LDPC 부호의 표준 BP 복호 성능보다 우수함을 보였다.
텔레메트리 표준은 전력 및 대역폭 효율이 우수한 SOQPSK-TG를 변조 기법으로, 복호 성능이 우수한 LDPC 부호를 오류 정정 부호로 채택하고 있다. SOQPSK-TG 송신기는 프리코더와 CPM 변조기로 구성되어 있는데 각각의 수신기를 따로 구현하는 것보다 트렐리스를 결합하여 하나의 비터비 복호기로 구현하면 수신 성능을 향상시킬 수 있는데 본 논문에서는 이 비터비 복호기를 소프트 메트릭 출력이 가능한 max-log-map 복호기로 대신하여 LDPC 부호화한 SOQPSK-TG의 수신성능을 평가하였다. AWGN 채널에서 컴퓨터 모의 실험한 결과 기존의 방식보다 약 0.7~0.8dB의 Eb/No 성능 이득이 있다.
본 논문에서는 IEEE 802.11n 무선 랜 표준에 규정된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 LDPC 복호기를 최소합 알고리듬과 layered 복호방식을 적용하여 설계하였다. 검사노드 값과 패리티 검사 행렬 정보의 효율적인 저장방법을 통해 메모리 용량을 최소화하였으며, 또한 효율적인 검사노드 메모리 어드레싱 방법을 적용하여 stall 없이 메모리 읽기/쓰기가 가능하도록 하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.
본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.
이 논문은 유클리드 기하학과 Circulant Permutation Matrices에서 병렬 구성을 기반으로 하는 Quasi-cyclic Low-density parity-check (QC-LDPC) 코드의 생성을 위한 하이브리드한 접근방식을 나타낸다. 이 방법으로 생성된 코드는 넓은 둘레(Large Girth)와 저밀도(Low Density)를 가진 규칙적인 코드로 나타내어진다. 시뮬레이션 결과는 이 코드들이 반복 복호(Iterative Decoding)를 통해 좋은 성능을 갖는것과 부호화되지 않은 시스템에서 좋은 코딩 이득을 달성하는 것을 보인다.
LDPC 부호는 4G 이동통신 시스템에 적합한 오류 정정 부호이다. 그러나 알고리듬의 특성상 좋은 BER 성능을 위해서는 반복 복호에 의한 많은 연산량이 요구된다. 본 논문에서는 복호지연과 전력 소모에 대한 복호기의 성능을 증가시키기 위하여 반복 복호 횟수를 줄이는 알고리듬에 대하여 제안한다. 제안된 알고리듬은 현재 LLR 복호값과 이전 LLR 복호값 사이의 변화를 측정하고 변화 방향을 예측하며, 패리티 검사식을 만족시켜 수렴속도를 높이도록 LLR 값의 sign 비트를 반전시킨다. 실험결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 약 33% 정도 줄이는 것이 가능하며 감소된 반복 복호 횟수에 비례하여 소모 전력도 감소시킬 수 있다.
현대 디지털 통신 시스템에서는 여러 가지 열화 조건을 극복하기 위하여 거의 모든 시스템에서 오류정정 부호를 사용하며, 최근에는 반복적인 복호 기법으로 우수한 복호 성능 도출이 가능한 터보부호나 저밀도 패리티 검사부호 등을 사용하는 시스템이 늘고 있는 추세이다. 특히 반복적인 복호 방법으로 성능을 향상 시키는 부호를 다중안테나 시스템에서 사용하기 위해서는 수신단에서 송선 신호를 검출할 때 연판정된 채널 이득값의 계산이 필수적으로 요구된다. 본 논문에서는 반복 복호 기법을 사용하는 다중안테나 시스템에서 효과적으로 연판정 값을 검출하는 방법에 대해 살펴보고, 여러 가지 MIMO 검출 방법에 대하여 그 유도 과정을 제시한다. 또한, 유도된 연판정 검출 방법에 대한 시뮬레이션 결과를 제시하여, 제안된 방식이 적은 복잡도로 우수한 성능을 얻을 수 있음을 보인다.
본 논문에서는 신경망의 학습성능을 개선하기 위해 확룰적 근사법과 공액기울기법에 기초를 둔 새로운 학습방법을 제안하였다. 제안된 방법에서는 확률적 근사법과 공액기울기법을 조합 사용한 전역 최적화 기법의 역전파 알고리즘을 적용함으로써 학습성능을 최대한 개선할 수 있도록 하였다. 확률적 근사법은 국소최소점을 벗어나 전역최적점에 치우친 근사점을 결정해 주는 기능을 하도록 하며, 이점을 초기값으로 하여 결정론적 기법의 공액기울기법을 적용함으로써 빠른 수렴속도로 전역최적점으로의 수렴확률을 놓였다. 제안된 방법을 패리티 검사와 패턴 분류에 각각 적용하여 그 타당성과 성능을 확인한 결과 제안된 방법은 초기값을 무작위로 설정하는 기울기하강법에 기초를 둔 기존의 역전파 알고리즘이나 확률적 근사법과 기울기하강법에 기초를 둔 역전파 알고리즘에 비해 최적해로의 수렴 확률과 그 수렴속도가 우수함을 확인할 수 있었다.
본 논문에서는 단일 반송파 시스템에서 LDPC(low density parity check) 부호와 LMS(least mean square) 알고리즘을 이용한 적응 등화기를 사용한 시스템에서 간단한 계산을 통한 궤환 신호를 생성하여 성능을 향상 시키는 개선된 터보 등화기를 제안한다. LDPC부호는 오류를 정정하는데 있어서 매우 좋은 성능을 보인다. 그러나 LDPC 부호는 열악한 환경에서 좋은 성능을 내기 위하여 긴 패리티 검사행렬을 사용하고 LDPC 부호의 반복을 증가시켜 계산량이 크게 늘어난다. 추가로 성능을 더욱 향상시키기 위해 LDPC 부호 기반의 터보 등화 방법을 사용한다. 이 시스템의 경우 반복횟수의 증가로 계산량이 매우 크게 증가하는 단점이 있다. 이러한 계산량의 증가를 보완하기 위하여 LDPC 부호와 연판정 이후의 신호를 이용하여 적응 등화기를 조절한다. 시뮬레이션 결과 더 적은 계산량으로 LDPC 부호를 사용하고 SISO-MMSE(soft input soft output minimum mean square error)알고리즘 기반인 터보 등화기에 근접하는 성능을 내는 것을 확인하였다.
무선통신시스템에서의 고용량 데이터 전송을 위해 MIMO 전송은 필수적인 기술의 하나로 자리매김하였다. 더불어 열악한 채널환경에서 요구되는 성능을 만족하기 위해서는 반드시 고효율 오류정정부호를 사용하여야하며, 반복적인 복호 기법을 사용하는 터보부호나 저밀도 패리티 검사부호 등이 그 예라고 할 수 있다. 이러한 오류정정 부호들의 우수한 성능은 반드시 MIMO 검출 단에서의 정확한 연판정 검출 값이 전제되어야 한다. 본 논문에서는 매우 적은 복잡도로 효과적으로 연판정 검출 값을 복호기에 전달 할 수 있는 방법으로써 채널 행렬의 QR 분해기법을 적용한 연판정 검출 기법을 제안한다. 본 논문에서 제안하는 방식은 먼저 연판정 MIMO 검출 단계를 두 단계로 나누어 복잡도를 획기적으로 감소시킬 수 있는 방법과 결합하였으며, 채널 행렬에 대하여 직접 역행렬을 구하는 방식에 비해서 안테나 수가 증가할수록 훨씬 더 적은 복잡도로 동일한 성능을 얻을 수 있다.
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[게시일 2004년 10월 1일]
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