• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.930-933
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• 1999

본 논문에서는 넓은 동작 영역을 갖는 composite 트랜지스터를 설계하였다. 제안된 composite 트랜지스터는 p-형 차동쌍(p-type differential pair)을 이용하여 문턱전압이 음(-)의 값을 갖도록 설계하였고, 수학적인 해석을 통해 증명하였다. 음의 문턱전압으로 동작 영 역을 향상되었고 SPICE 시뮬레이션을 이용하여 제안된 composite 트랜지스터가 기존의 composite 트랜지스터보다 넓은 동작 영역을 가짐을 보였다. 제안된 composite 트랜지스터는 0.6㎛ CMOS n-well 공정 파라미터를 이용하여 3V에서 시뮬레이션 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1420-1421
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• 2011

비정질 IGZO 박막 트랜지스터에 포지티브 직류/교류 게이트 바이어스를 인가하여 신뢰성을 분석하고 비정질 IGZO 박막 트랜지스터의 신뢰성을 고려한 시프트 레지스터 회로를 설계하였다. 비정질 IGZO 박막 트랜지스터의 문턱전압은 바이어스 스트레스가 인가되었을 때 양의 방향으로 이동하였고, 전류가 감소하였다. 또한 문턱전압은 직류 바이어스 스트레스가 인가되었을 때 교류 바이어스 스트레스가 인가 되었을 때 보다 더 양의 방향으로 이동하였다. 총 8개의 박막 트랜지스터로 구성된 일반적인 시프트 레지스터 회로에서는 특정 박막 트랜지스터에 직류 바이어스 스트레스가 걸리기 때문에 비정질 IGZO 박막 트랜지스터를 이용하여 구동할 때 회로 오동작을 유발할 수 있다. 비정질 IGZO 박막 트랜지스터의 신뢰성 결과를 고려하여 총 9개의 박막 트랜지스터로 구성된 교류 동작하는 시프트 레지스터 회로를 설계하였다. 모든 소자에 직류 바이어스 스트레스가 걸리지 않도록 회로를 설계하였으며, 추가된 트랜지스터의 채널 너비가 매우 작기 때문에 트랜지스터가 하나 추가되어도 회로가 차지하는 면적에는 거의 변화가 없다. 바이어스 스트레스에 따른 소자 열화를 고려하여 시뮬레이션을 해 본 결과 일반적인 회로에서는 회로 오동작이 관측된 반면, 제안한 회로에서는 문제없이 동작하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권10호
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• pp.65-73
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• 2002

두 가지 방식을 이용하여 넓은 동작 영역을 갖는 복합 트랜지스터를 제안하고, 이를 이용하여 새로운 트랜스컨덕터를 설계하였다. 저전압 저전력 특성을 위해 첫 번째 제안한 복합 트랜지스터 I은 P형 폴디드(P-type folded) 복합 트랜지스터를 이용하였으며, 복합 트랜지스터Ⅱ는 복합 다이오드 방식을 이용하여 문턱전압을 감소하였다. 이와 더불어 제안된 트랜지스터가 전류원에 의해 동작 영역이 제한되는 원인을 고찰하였으며, 응용 회로로 설계된 트랜스컨덕터의 특성을 해석하였다. 설계된 회로는 0.2㎛ CMOS n-well 공정 파라미터를 이용하여 HSPICE 시뮬레이션 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.5-8
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• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거 하기 위해서, 베이스 부분의 매몰충을 줄여서 npn트랜지스터의 베이스와 에피충과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 소자 시뮬레이션의 자료를 얻기 위하여 수직 npn 트랜지스터와 병합 pnp 트랜지스터의 전류-전압 특성을 분석하여 특성 파라미터를 추출하였다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 형성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.765-768
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• 2003

본 논문에서는 Noise Figure, IP3, Gain, power dissipation들을 최대한 고려하여 간단하면서도 훌륭한 성능을 보이는 PCS용 1.9 GHz CDMA Low Noise Amplifier를 설계하였다. 비록 본 논문에서는 특정한 트랜지스터를 이용하여 설계하였지만, 다른 트랜지스터를 사용하여 이러한 방법으로 설계하여도 무관할 것이다.

• 한국전자파학회논문지
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• 제14권11호
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• pp.1121-1126
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• 2003

본 논문에서 트랜지스터를 이용하여 Ultra Wide Bandwidth(UWB)통신 시스템의 구성 요소의 하나인 임펄스 발생기를 설계하였다. 이 펄스 발생기는 두 가지 스텝으로 이루어져 있다. 첫 번째 스텝에서 트랜지스터 스위칭 동작과 스위칭 동작에 걸리는 시간을 이용하여 트랜지스터의 가우시안 펄스를 만든다. 두 번째 스텝에서 고 대역 통과 필터를 이용하여 모노싸이클 임펄스로 변환시킨다. 결과인 임펄스의 크기는 약 +/-250 ㎷ 정도이고, 펄스의 폭은 0.9 ns로서 펄스폭은 트랜지스터의 동작 시간과 일치하였다.

• 융합신호처리학회논문지
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• 제9권2호
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• pp.129-134
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• 2008

본 논문에서는 적자생존 원리에 기반한 유전자 알고리즘을 이용하여 일차원 비선형 광자 결정 구조에 대해 분석하고, 광 트랜지스터로의 적용 가능성을 컴퓨터 시뮬레이션에 의해 증명한다. 이와 같은 형태의 최적 설계는 해석식이 필요한 steepest decent 최적 알고리즘과 달리 유전자 알고리즘은 탁월한 성능을 낼 수 있으며, 광 트랜지스터 뿐만 아니라 다른 광자 결정 광소자의 설계에 유용하게 적용될 수 있다. 또한, global minimum 최적해 부근에서 여러 가지의 해가 얻어지기 때문에 광 트랜지스터가 어떤 모양을 가져야 되는지 분석하는데 많은 도움을 주는 장점을 갖는다. 완전 광 필터 트랜지스터를 설계하기 위해 신경회로망 모델을 이용하여 초기 설계를 수행한 후, 유전자 알고리즘에 의해 최종적인 최적화 설계가 수행된다. 시뮬레이션으로부터 얻어진 일차원 광자 결정 트랜지스터의 스위칭 On/Off 비는 약 27dB 였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 추계종합학술대회
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• pp.151-154
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• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거하기 위해서, 베이스 부분의 매몰층을 줄여서 npn트랜지스터의 베이스와 에피층과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 헝성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 전자공학회논문지SC
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• 제38권5호
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• pp.52-58
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• 2001

본 논문에서는 직렬 복합 트랜지스터를 이용한 저전압 선형 가변 트랜스컨덕터를 설계하였다. 직렬 복합트랜지스터는 포화 영역에서 동작하는 트랜지스터와 선형 영역에서 동작하는 트랜지스터가 직렬 연결된 구조로 낮은 공급 전압에서도 넓은 입력 전압 범위를 갖는다. 설계된 트랜스컨덕터는 $0.25{\mu}m$ CMOS n-well 공정 파라미터를 이용하여 HSPICE로 시뮬레이션한 결과 차단주파수는 309MHz 이고, 입력 신호 주파수가 10MHz일 때 1.5VP-P의 차동 입력에 대해 1.1%이하의 THD 특성을 갖는다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.556-558
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• 2004

최근 VLSI 설계 분야에서, 단열 논리는 에너지 효율성이 뛰어난 저전력 설계 기술 중 하나로 각광 받고 있다. 이러한 단열 논리는 기존의 저전력 회로 설계를 위해 사용되었던 CMOS 논리들을 서서히 대체해 나갈 컷으로 기대되고 있다. 하지만 않은 단열 논리들의 제시에도 불구하고, 기존의 CMOS논리들을 단열 논리로 대체하는 기법에 관한 연구는 거의 없는 실정이다. 이 논문에서는 래치형 패스 트랜지스터 단열 논리(LPAL)와 이를 이용한 저전력 설계 기법을 소개하였다. 래치형 패스 트랜지스터 단열 논리는 기존의 단열 논리들이 가지고 있는 단정을 해결하고, 보다 저전력 지향적으로 CMOS논리를 대체 할 수 있다는 장점을 가진다.