• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.583-586
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• 2004

본 논문에서는 2.4 GHz대역에서 54 MbPs 고속 데이터 전송이 가능한 IEEE 802.11g 무선 LAN 시스템에서 사용되는 변조 방식인 CCK(Complementary Code Keying)의 클럭 동기에 대해서 연구했다. 수신단에서는 잡음 또는 페이딩에 의해 클럭 주파수 오차가 발생한다. 이 주파수 오차는 클럭 타이밍 오프셋을 발생시켜 ISI(InterSymbol Intorference)의 원인이 된다. 그러므로 클럭 타이밍 오프셋을 줄이기 위해서는 트렉킹이 필요하다. 본 논문에서는 클럭 트렉킹을 위해 비동기 방식인 DLL(Delay Lock Loop)방식을 이용하여 시뮬레이션을 수행하였다. AWCN 환경과 실외 다중경로 페이딩 채널환경에 대한 지터 분산과 이에 따른 BER 성능을 비교한다.

• 한국통신학회논문지
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• 제35권12A호
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• pp.1128-1135
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• 2010

실내 무선 측위를 위한 UWB (Ultra Wide Band) 무선 측위 시스템에서는 정확한 위치 정보를 추정하기 위해 거리 인지 정보를 사용한다. 거리 인지를 위해서는 TOA (Time of Arrival), TDOA (Time Difference of Arrival)와 같은 시간 정보를 기반으로 하는 기법을 사용하는 것이 일반적이며, 시간 정보를 측정하기 위해서는 흔히 클럭 정보를 사용하는데, 이 때 가장 기본적으로 고려해야할 요소가 클럭 동기를 맞추는 것과 클럭 오프셋에 의한 오차를 보상하는 것이다. 본 논문에서는 이를 해결하기 위해 공통 클럭을 이용한 거리 인지 및 무선 측위 기술을 제안한다. 제안하는 무선 측위 기술의 성능 검증을 위하여 IEEE 802.15.4a TG에서 제시한 채널 환경에서 공통 클럭을 이용한 측위 시스템의 거리 인지 및 우선 측위 결과를 확인하기 위한 실험을 진행하였으며, 모의실험 결과를 통하여 클럭 오프셋에 영향을 받지 않는 우선 측위 결과를 얻을 수 있음을 확인하였다.

• 정보처리학회논문지C
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• 제13C권3호
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• pp.303-310
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• 2006

본 논문은 NG-SDH망에서 정상상태와 SPT상태 및 LPT상태 등 다양한 클럭상태에 따른 동기클럭 특성분석과 최대 망노드수 도출을 위한 연구를 수행하는 것이다. 시뮬레이션을 통해서 정상상태일 경우 NG-SDH 최대 망노드수는 42개에서 38개로 나타났다. SPT상태에서 최종단 NE망을 SPT상태로 적용할 때 최대 망노드수는 19개에서 4개까지로 정상상태에 비하여 많이 감소하였고, 모든 NE망에서 SPT상태가 발생하면 규격만족 노드수가 크게 감소하였다. LPT상태에서 최종단 NE망을 LPT상태로 적용할 경우 최대 노드수는 모두 50개 이상까지로 나타났고, 모든 NE망을 LPT상태로 적용하더라도 동일한 결과를 얻었다. 그러나 모든 DOTS를 LPT상태로 적용하였을 경우 규격만족 전송망 노드수는 SPT상태나 정상상태에 비해 차이가 크지 않았다.

• 한국통신학회논문지
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• 제22권8호
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• pp.1765-1773
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• 1997

PLL을 사용하는 통신 시스템에서는 선로 잡음에 의해서 사이클 슬립 현상이 발생 할 수 있다. 이 사이클 슬립 현상이 동기식 스트림 암호 통신 시스템에 발생하면 난수 동기 이탈 현상을 발생시켜 통신을 할 수 없게 된다. 이러한 난수 동기 이탈의 위험성을 줄이기 위하여 연속 재동기 방식을 사용하지만 이에 따른 문제점이 있다. 본 논문에서는 수신 클럭 복원시에 사용되는 수신 클럭 보상 알고리즘을 연속 재동기 방식에 적용하여 기존의 연속 재동기 방식의 문제점을 해결하는 방법을 제안하였다. 즉, 정해진 기준 시간 동안에 실제 수신 클럭 펄스 수를 계수하여 얻은 계수치와 동일 시간 동안에 사이클 슬립이 발생하지 않은 정상 상태에서의 수신 클럭 펄스 수인 정상치가 일치하지 않으면 사이클 슬럽이 발생된 것으로 판단하여 훼손된 수신 클럭을 사이클 스립의 발생 형태에 따라 클럭 펄스를 더해주거나 빼주는 방법을 연속 재동기 방식과 같이 사용하였다. 제안된 방법을 절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에서 시험한 결과 기존의 연속 재동기 방법에 비하여 재동기 시간을 최대 20배까지 단축시켰는데 그것은 전송 데이터 량을 17.8% 감축하는 효과와 동일하다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.245-249
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• 2004

본 논문에서는 대역제한필터(BL-PSF)를 이용하는 OFDM/QPSK-DMR 시스템에 적합한 클럭 복원 알고리즘을 제안하고 OFDM/QPSK-DMR 시스템과 단일 주파수방식의 DMR 시스템의 클럭 위상에러분산을 비교 분석하였다. 기존 Windowing을 적용하는 OFDM/QPSK-DMR 시스템은 수신 클럭의 위상을 동기 시키기 위해 훈련심볼 또는 CP(Cyclic Prefix)등의 잉여 데이터를 사용하나 본 논문의 DMR 시스템은 전송효율을 향상시키기 위해 잉여 데이터를 삽입하지 않고 단일 주파수방식의 클럭복조방식을 채택하였다. 이 방식은 간단하게 구현할 수 있는 장점을 갖는다. 제안한 클럭 복원 알고리즘은 AWGN 환경에서 단일 주파수방식의 DMR 시스템과 성능 열화 없이 동일한 클럭 위상 에러 분산값을 갖는 것을 시뮬레이션 결과로 확인하였다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1998년도 추계종합학술발표회 논문집(상)
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• pp.1039-1042
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• 1998

• 대한전자공학회논문지TC
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• 제42권5호
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• pp.13-22
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• 2005

OFDM(orthogonal frequency division multiplexing) 변조를 이용한 WLAN(wireless local area network) 시스템은 고속 무선 데이터 통신을 위한 대표적 수단으로 전송률의 향상을 위해 활발히 연구되고 있다. 본 논문에서는 WLAN의 정확한 채널 등화와 샘플링 클럭 추적을 위하여 비터비 복호기 출력을 이용한 등화 및 샘플링 클럭 추적 알고리듬을 제안한다. 이 알고리듬은 파일럿 신호를 이용하여 대략의 클럭 주파수 복원과 채널등화를 수행한 후 비터비 복호기의 출력을 다시 부호화하여 등화 및 샘플링 클럭의 추적에 이용하는 알고리듬이다. 제안한 알고리듬의 우수성을 ETSI WLAN 채널 환경에서 컴퓨터 모의실험을 통하여 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.

• 한국통신학회논문지
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• 제14권4호
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• pp.338-347
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• 1989

본 논문에서는 종래의 위상누적방식을 이용한 디지털 주파수합성기의 성능을 향상시키기 위해, 클럭주파수합성방식의 디지털 주파수합성기를 설계하고 제작하였다. 고정된 시스템 클럭주파수를 가지고 위상초기치를 가변, 누적시키는 위상 누적방식과는 달리, 클럭주파수 합성방식에서는 PLL을 사용하여 클럭주파수를 가변합성하였고, 이를 N진 계수기의 입력으로 사용하여 고정된 위상 누적치를 갖게 하였다. 성능실험결과 기존의 위상누적방식에서 나타났던 주기적인 출력왜곡현상이 발생하지 않게되어,양자화 불요잠음의 발생이 줄어들었으나, 위상누적방식보다 동일한 설계조건에서 출력대역폭이 계수기의 계수상태에 반비례하여 좁아졌고, PLL을 사용하기 때문에 회로구성이 복잡해졌다.