• 제목/요약/키워드: 클럭성능

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LZSS 알고리즘과 엔트로피 부호를 이용한 사전 탐색 처리 장치를 갖는 부호기/복호기 단일-칩의 VLSI 설계 및 구현 (A VLSI design and implementation of a single-chip encoder/decoder with dictionary search processor(DISP) using LZSS algorithm and entropy coding)

  • 조상복;김종섭
    • 대한전자공학회논문지SD
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    • 제38권2호
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    • pp.17-17
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    • 2001
  • 본 논문은 0.6㎛ CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 본 논문은 0.6uul CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 VLSI 설계 및 구현에 관하여 기술하였다. 처리 속도 50MHz를 갖는 사전탐색처리장치(DISP)의 메모리는 2K×Bbit 크기를 사용하였다. 이것은 매번 33개 클럭 중 한 개의 클럭은 사전의 WINDOW 배열을 갱신으로 사용하고 나머지 클럭은 주기마다 한 개의 데이터 기호를 바이트 단위로 압축을 실행한다. 결과적으로, LZSS 부호어 출력에 엔트로피 부호를 적용하여 46%의 평균 압축률을 보였다. 이것은 LZSS에 보다 7% 정도의 압축 성능이 향상된 것이다.

고성능 시스템 설계에서의 클럭 신호 분배 (Clock Distribution in High-Performance System Design)

  • 정태경;이장호
    • 한국정보통신학회논문지
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    • 제10권9호
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    • pp.1633-1640
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    • 2006
  • 수용 가능한 수준의 성능을 동시에 전달하고 분배하는 동안의 소비 전력을 줄이는 문제는 고성능 시스템의 설계분야에서는 더욱 더 결정 적 인 관심사로 받아지고 있다. 본 논문에서는 전력분배의 문제를 클럭 신호 발생과 분배의 관점에서 제시하고자 한다. 우리는 클럭 신호의 전력 효율성과 다른 응용제품 이외에도 무선통신의 회로에서도 찾아 검증하였다.

클럭 게이팅 적용회로의 상위수준 전력 모델링 (High-level Power Modeling of Clock Gated Circuits)

  • 김종규;이준환
    • 전자공학회논문지
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    • 제52권10호
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    • pp.56-63
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    • 2015
  • SoC (System-on-Chip) 설계초기 상위수준에서 성능뿐만 아니라 전력 분석이 중요하다. 본 논문에서는 상위수준에서 전력 분석 정확도가 높은 클럭 게이팅 구동 신호 기반 전력 모델을 제안한다. 클럭 게이팅 구동 신호의 조합으로 전력 상태를 정의하며, 클럭 게이팅 구동 신호를 자동으로 추출하여 전력 모델을 자동으로 생성할 수 있다. 실험 결과 평균 96% 이상의 정확도를 보였으며, 상위수준에서의 전력 분석 속도는 게이트 수준 대비 평균 280배 빠른 속도향상을 보였다.

센서 네트워크에서 고장 허용 시각 관리 기법 (Fault Tolerant Clock Management Scheme in Sensor Networks)

  • 황소영;백윤주
    • 한국통신학회논문지
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    • 제31권9A호
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    • pp.868-877
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    • 2006
  • 센서 네트워크에서 시각 동기 기술은 위치 추적, 암호화 기술에서의 타임 스탬프, 타 노드들로부터의 같은 이벤트 중복 감지 인식, 기록된 이벤트들의 발생 순서 구분 등 다양한 응용을 위해 필수적이다. 그리고 최근 센서 네트워크에서 신뢰성 및 고장 허용성에 대한 문제가 최근 연구의 주요한 영역으로 대두되고 있다. 본 논문에서는 네트워크 고장과 클럭 고장이라는 두가지 고장 모델을 가정하여 센서 네트워크에서 고장 허용 시각 관리 기법에 대해 제시한다. 제안한 기법은 노드 클럭의 불안정한 동요나 표류율에 심각한 변화가 발생하는 등의 고장이 발생했을 때 이러한 클럭 오류의 네트워크 전파를 제한하며 토폴로지 변화에 대응한다. 시뮬레이션 결과는 제안한 동기 기법이 기존의 TPSN과 비교하여 클럭 고장이 있을 때 동기화 비율이 $1.5{\sim}2.0$배 나은 성능을 보인다.

임베디드 프로세서의 캐시와 파이프라인 구조개선 및 저전력 설계 (Cache and Pipeline Architecture Improvement and Low Power Design of Embedded Processor)

  • 정홍균;류광기
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2008년도 추계종합학술대회 B
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    • pp.289-292
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    • 2008
  • 본 논문에서는 OpenRISC 프로세서의 성능 및 전력 소모 개선을 위해 동적 분기예측 기법, 사원 집합연관 캐시 구조, ODC를 이용한 클럭 게이팅 기법을 제안한다. 동적 분기 예측 기법은 분기 명령에 대해 다음에 실행될 명령에 대한 예측 주소를 저장하는 BTB를 사용하였다. 사원 집합연관 캐시는 네 개의 메모리 블록을 한 개의 캐시 블록에 사상되는 구조로 되어있어 직접사상 캐시에 비해 접근 실패율이 낮다. ODC를 이용한 클럭게이팅 기법은 논리합성 개념인 무관조건의 입출력 ODC조건을 찾아 클럭 게이팅 로직을 삽입함으로써 동적 소비전력을 줄일 수 있다. 테스트 프로그램을 이용하여 제안한 기법들을 적용한 OpenRISC 프로세서의 성능을 측정한 결과, 기존 프로세서 대비실행시간이 8.9% 향상 되었고, 삼성 $0.18{\mu}m$ 라이브러리를 이용하여 동적 전력을 측정한 결과, 기존 프로세서 대비 소비전력을 13.9% 이상 감소하였다.

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멀티미디어 무선채널 환경에서 동기 알고리즘 성능분석 (Performance Analysis of a Synchronization Algorithm For in Multimedia Wireless Channel)

  • 김동욱;윤종호
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2002년도 추계종합학술대회
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    • pp.880-883
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    • 2002
  • 본 논문에서는 OFDM 신호방식을 사용하는 무선채널 환경에서 무선 멀티미디어에 적합한 클럭 동기복원 알고리즘을 제안한다. 제안된 클럭 동기복원 알고리즘의 기본적인 접근은 수신기의 채널 추정기로부터 추정된 채널의 주파수 응답을 획득하여 IFFT를 통해 채널의 충격 응답 또는 다중 경로 강도 프로 파일을 구하고 시간 영역에서 채널의 에너지가 집중된 일정 범위의 위치를 추적하는 것이다. 또한, 샘플링 클럭 오프셋이 $\pm$1-3 샘플 있는 경우 64-QAM, 16-QAM의 성좌점을 분석하고, BER 성능을 확인한 결과 최적 샘플 지점에서의 성좌점과 BER성능에 비하여 2 샘플 이상의 오프셋이 발생했을 경우에는 심한 성능 열화가 나타나는 것을 확인하였고, 시뮬레이션 결과로부터, 제안된 알고리즘이 주파수 선택적 페이딩 채널에서도 우수한 동기특성을 제공함을 알 수 있다.

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의사위성 시각동기 기법 설계 (Design of Clock Synchronization Scheme for Pseudolite)

  • 황소영;유동희;이주현;이상정
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2013년도 춘계학술대회
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    • pp.74-75
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    • 2013
  • 의사위성은 GPS의 보조적인 역할을 하는 위성으로 우주 상공의 GPS 위성과는 달리 지상의 고정된 장소에 설치되어 GPS 신호의 수신이 좋지 않은 지역이나 실내, 특정 지역에서 인공위성을 대체하는 항법 시스템이다. 의사위성을 이용해 측위 기능을 수행하기 위해서는 의사위성과 GPS 위성간의 시각동기가 요구되고 이러한 동기 성능은 측위 성능에 매우 중요한 역할을 하게 된다. 본 논문에서는 의사위성의 클럭을 GPS 위성 클럭에 동기시킬 수 있도록 의사위성 시각 동기 방안을 제안한다.

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Advanced SIMD를 이용한 움직임 추정 최적화 방법 (An Optimization Method of Motion Estimation using Advanced SIMD)

  • 김완수;이재흥
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2012년도 추계학술발표대회
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    • pp.54-56
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    • 2012
  • 최근 CPU의 코어 클럭을 높이는 대신 동일한 클럭의 코어 수를 늘림으로써 성능을 향상시키고 전력 소모도 줄이는 멀티코어가 등장하고 있다. 이러한 멀티코어 플랫폼의 등장으로 인해 해당 코어들의 자원을 효율적으로 사용하여 동시에 처리하는 병렬처리 기법에 관한 연구가 활발히 진행되고 있다. 본 논문에서는 병렬처리 기법의 종류 중 하나인 Advanced SIMD기반의 NEON을 적용한 고속화 ME 방법론을 연구 및 제안하였다. 최소화 SAD를 구하고 정확한 모션벡터를 선정하기 위해 다양한 ME 방법 중 전역탐색기법을 NEON에 적용하여 동시에 128비트씩 연산을 수행하였다. 그 결과 영상의 크기에 따라 계산 성능이 최대 60% 이상 향상되는 효과를 검증하였다.

Field Programmable Gate Array 기반 다중 클럭과 이중 상태 측정을 이용한 시간-디지털 변환기 (Time-to-Digital Converter Implemented in Field-Programmable Gate Array using a Multiphase Clock and Double State Measurements)

  • 정현철;임한상
    • 전자공학회논문지
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    • 제51권8호
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    • pp.156-164
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    • 2014
  • Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

ILP 프로세서를 위한 성능측정 및 평가 시스템 (A Performance measurement and Evaluation System for ILP Processors)

  • 이상정
    • 한국정보처리학회논문지
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    • 제5권8호
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    • pp.2164-2178
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    • 1998
  • 본 논문에서는 한 사이클에 여러 개의 명령들이 다중 이슈되어 명령어 수준에서 병렬처리되는 ILP 프로세서의 성능을 측정하고 평가하는 시스템을 개발한다. 개발되는 시스템은 C 컴파일러와 시뮬레이터로 구성된다. C 컴파일러는 C 소스 프로그램을 입력으로 받아 3-주소 코드형태의 중간언어를 생성한다. 생성된 중간언어는 ILP 프로세서의 환경 파라미터와 함께 시뮬레이터에 입력되어 시뮬레이션된 후 메모리 내용, 수행된 클럭 수 및 명령 트레이스, 수행된 명령들의 동적 빈도수, 분기명령의 예측률, profiling 정보 등을 생성한다. 개발된 성능측정 시스템의 동작 검증을 위하여 순차이슈 되어 정적으로 스케쥴링 되는 조건실행 방식의 성능과 분기처리 방식의 성능을 측정하여 분석한다.

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