• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.7B
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• pp.1006-1012
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• 2001

본 논문에서는 다른 클럭원들을 갖는 서로 다른 오실레이터에 의해 발생된 비동기 클럭을 입력으로 받아 동기신호로 변환시키는 기능과 그 중 어느 한 클럭이 동작하지 않더라도 동작하는 클럭을 계속 유지하여 클럭 중단의 위험을 제거한 안전모드를 추가한 기능의 구현을 기술한다. 특히, 통신 분야에서 ASIC으로 Chip을 개발할 때 다중 클럭의 사용은 필연적이며 비동기 신호를 동기신호로 변환하는 기능의 구현은 기본적이면서도 중요한 부분이다. 이 회로는 VHDL로 구현이 되었으며 다중 클럭 관련 ASIC 구현에 기본적으로 응용이 가능하다.

• The KIPS Transactions:PartC
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• v.16C no.5
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• pp.637-644
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• 2009

A study about performance analysis of synchronization clock using measured clock noises is required. Therefore this paper executed the study for performance analysis of synchronization clock and acquirement of maximum number of network node with various clock states using measured clock noises in NG-SDH networks. Also this paper generated a suitable clock model using measured clock noises, and carried out simulations with various clock states. Through the simulation results, maximum numbers were 80 or more network nodes in normal state, and were below 37 nodes in short-term phase transient(SPT) state, and were 50 or more in long-term phase transient(LPT) state. Accordingly this study showed that maximum numbers to meet ITU-T specification were below 37 network nodes in three clock states. Also this study showed that when SPT or LPT states occur from NE network before DOTS system, synchronization source must change with other stable synchronization source of normal state.

• The KIPS Transactions:PartC
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• v.8C no.3
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• pp.299-310
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• 2001

동기망과 동기식 전송망을 설계할 때에는 동기클럭의 단기안정 클럭특성과 이에 따른 망구성 노드수가 중요하게 고려되어야 할 사항이다. 또한 동기망과 전송망을 동시에 고려하여야 한다. 만일 전송망 만을 고려한다면 동기망에서의 발생할 수 있는 클럭성능 저하를 반영시킬 수 없기 때문이다. 지금까지의 연구는 주로 동기식 전송망만을 적용하여 연구되었다. 본 논문에서는 동기망과 동기식 전송망을 통합 고려하고, 최악의 원더생성을 적용하였을 때의 세가지 클럭상태에 따른 망동기클럭의 MTIE와 TDEV 특성을 얻었다. 또한 현 ITU-T 규격을 적용하여 세 가지 클럭상태에 따른 최대 망 구성 노드수를 구하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.372-376
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• 2007

분산처리 시스템은 네트워크로 연결된 프로세서들로 구성되며, 시스템 내의 각 프로세서는 고유한 클럭을 갖는다. 글로벌 시간 기준으로 볼 때 수행중인 프로세스가 유지하는 시간은 분산시스템 각각 차이가 있을 수 있으므로 일관성 있는 시간관리가 필요하다. 본 논문에서는 TMO-eCos를 기반으로 하는 분산 처리 시스템에서 각 분산 시스템간 발생할 수 있는 클럭의 불일치 문제를 해결하기 위한 클럭 동기화 기법에 관해 논한다. 점진적인 클럭 동기화 알고리즘을 구하기 위해 마스터 노드의 클럭을 글로벌 클럭으로 가정하고 슬레이브 노드들은 마스터 노드의 클럭으로 동기화하는 방법에 대하여 정의하였다. 정의한 알고리즘을 시현하기 위한 분산 노드 간 로봇 제어 프로그램을 소개 한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.6
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• pp.1242-1249
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• 2012

This paper proposes a metastability-free synchronization method and a mesochronous synchronizer for NoC. It uses the clock transmitted from TX as a strobe and solves the metastability problem by selecting one of rising or falling clock edge depending on the sampling value in RX when the phase difference between clocks is under a metastability window. The logic simulation results show that it works without metastability under $0^{\circ}{\sim}360^{\circ}$ phase difference in the synchronizer that a fault is inserted. The mesochronous synchronizer has a simple control logic and is suitable for NoC.

• Journal of KIISE:Computing Practices and Letters
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• v.14 no.5
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• pp.487-491
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• 2008

This paper proposes the Byzantine fault tolerant clock synchronization scheme for wireless sensor networks to cope with the clock synchronization disturbance attack of malicious nodes. In the proposed scheme, a node which is requiring clock synchronization receives 3m+1 clock synchronization messages not only from its parent nodes but also from its sibling nodes in order to tolerate malicious attacks even if up to m malicious nodes exist among them. The results show that the proposed scheme is 7 times more resilient to the clock synchronization disturbance attack of malicious nodes than existing schemes in terms of synchronization accuracy.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.12
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• pp.99-108
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• 2015

The embedded microcontroller which is operated by the logic gates synchronized on the clock pulse, is gradually used as main controller of mission-critical systems. Severe electrical situations such as high voltage/frequency surge may cause malfunctioning of the clock source. The tolerant system operation is required against the various external electric noise and means the robust design technique is becoming more important issue in system clock failure problems. In this paper, we propose on-chip backup clock change architecture for the automatic clock failure detection. For the this, we adopt the edge detector, noise canceller logic and glitch-free clock changer circuit. The implemented edge detector unit detects the abnormal low-frequency of the clock source and the delay chain circuit of the clock pulse by the noise canceller can cancel out the glitch clock. The externally invalid clock source by detecting the emergency status will be switched to back-up clock source by glitch-free clock changer circuit. The proposed circuits are evaluated by Verilog simulation and the fabricated IC is validated by using test equipment electrical field radiation noise

• Aerospace Engineering and Technology
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• v.8 no.1
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• pp.49-57
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• 2009

The camera electronics in the KOMPSAT-3 payload provides the several control clocks in order to move the charges, which are converted from the light in the pixel, in the vertical and horizontal direction. Generally, the control clocks depend on the CCD internal design in the system. The KOMPSAT-3 payload uses the CCD controlled by 3-phase vertical clocks and 4-phase timing. The camera generates the various clocks such as the vertical clocks, the horizontal clocks, the summing clocks, the reset clocks and so on. The vertical clocks are deeply related to the camera performance and synchronized with satellite scan-rate even though they are relatively slow. Also, it gives the horizontal clocks without distortion under the very fast pixel-rate. This paper shows the design and simulation of the CCD clocks driver for the KOMPSAT-3 payload.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.590-592
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• 1999

초고속 데이터 처리 및 전송에 필수적인 B-ISDN에 있어서 디지털 시스템들이 동기를 맞추어 동작을 하여야 데이터의 손실과 잡음을 막을 수 있다. 초고속 데이터를 전송하는 ATM 교환기에 있어 동작에 필요한 기준 클럭을 생성하여 시스템 전체에 공급하는 시스템 클럭 생성기는 기능의 안정성과 고신뢰성을 보장하여야 한다. 시스템 클럭 생성기의 운용 중 발생할 수 있는 장애에 대하여 필요한 장애 처리를 수행하기 위하여 내장형 제어용 소프트웨어를 설계하여 구현하였다. 이 제어용 소프트웨어는 시스템 클럭 생성기의 장애를 감시하여 처리하므로 시스템 전체에 클럭의 중단없이 안정되게 ATM교환기를 동작하게 한다. 본 고에서는 ATM 교환기의 시스템 클럭 생성기에서 발생하는 장애 처리를 위한 소프트웨어의 설계와 구현에 관하여 기술한다.

• Electronics and Telecommunications Trends
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• v.13 no.2 s.50
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• pp.1-9
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• 1998

고속 광 시스템에서 필요로 하는 광 재생 중계기, 시간 분할 스위칭 시스템이나 다중 분리화 회로 및 클럭 재생 기술이 필수적이다. 본 고에서는 고주파수 광 클럭 추출을 구현하기 위해서 활발히 진행되고 있는 광 클럭 재생 기술의 최근 개발 동향을 분석해 보고자 한다. 아직은 어느 하나도 완벽한 방법이라 할 수 없겠지만, 각 방법의 장단점을 헤아려 보고 구성하고자 하는 통신망에 적절한 광 클럭 재생기술을 채택하여 사용하는 것이 필요하리라 본다.