• 한국인터넷방송통신학회논문지
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• 제13권1호
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• pp.163-169
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• 2013

임베디드 시스템에 대한 중요성이 날로 증가함에 따라, 실시간 제약 요건에 맞추기 위하여 고성능 임베디드 프로세서가 요구된다. 현재 범용 컴퓨터 시스템을 구축할 때 성능을 높이기 위하여 멀티코어 프로세서가 널리 이용되고 있으므로, 임베디드 프로세서 역시 멀티코어 프로세서 구조를 채택함으로써 임베디드 시스템에서 높은 성능을 얻을 수가 있다. 본 논문에서는 코어의 유형 및 개수가 임베디드 멀티코어 프로세서의 성능에 미치는 영향을 분석하기 위하여, 2 개에서 16 개로 구성되는 임베디드 멀티코어 프로세서에 대하여, MiBench 벤치마크를 입력으로하는 모의실험을 수행하였다. 이 때, 임베디드 멀티코어 프로세서를 구성하는 단위 코어로서, 단순한 RISC형부터 다양한 명령어 윈도우의 크기를 갖는 순차 또는 비순차 실행 수퍼스칼라형 코어에 걸쳐 광범위한 모의실험을 수행하여 그 성능을 분석하였다. 그 결과, 멀티코어 임베디드 프로세서는 RISC형 단일코어 임베디드 프로세서에 대하여 최고 23 배의 성능을 얻을 수 있었다.

• 한국광학회지
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• 제23권1호
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• pp.36-41
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• 2012

표면 플라즈몬-폴라리톤(surface plasmon-polaritons, SPP)의 외부-전반사(total external reflection, TER) 현상은 유전체 만으로 된 경계 면에서는 일어나지 않는 SPP 만의 독특한 특성이다. 금속 면 위에 놓인 낮은 굴절률 유전체 선이 도파로 코어 역할을 하여 파장 이하의 크기를 갖는 도파모드를 형성하는 SPP-TER 도파로 구조를 제안하였다. 코어 단면적 변화에 따른 SPP-TER 모드의 전파 특성을 기존의 높은 굴절률 유전체 도파로 및 금속 도파로 구조와 비교 분석하였다. 코어의 면적이 작아짐에 따라 SPP-TER 모드의 크기가 파장보다 수십 배 작아질 수 있으면서도, 주변에 이득물질을 갖는 경우에는 기존의 도파로 구조보다도 높은 이득을 가질 수 있음을 보였다. 따라서, 제안된 SPP-TER 구조는 나노 크기의 레이저 구현에 기여하리라 기대된다.

• 공업화학
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• 제32권1호
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• pp.28-34
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• 2021

SiO2/Ag 코어-쉘 나노입자를 수정된 Stöber 공정법과 물/dodecylbenzenesulfonic acid (DDBA)/cyclohexane의 역 미셀에서 acetoxime을 환원제로 사용하는 역 미셀 방법을 상호 조합하여 합성하였다. SiO2/Ag 코어-쉘은 UV-visible spectroscopy, XRD, SEM 및 TEM을 사용하여 구조, 형태 및 크기를 조사하였다. SiO2/Ag 코어-쉘의 나노입자 크기는 [물]/[DDBA]의 몰비(WR)의 값을 조절하여 제어할 수 있었다. SiO2/Ag 코어-쉘의 크기와 다분산성은 WR 값이 증가함에 따라 증가하였다. 비정질 SiO2 나노입자 위에 생성된 Ag 나노입자는 430 nm에서 강한 표면 플라즈몬 공명 (SPR) 피크를 나타내었다. SPR 피크는 나노입자 크기의 증가에 따라 장파장으로의 적색 이동을 나타내었다. 합성된 SiO2/Ag 코어-쉘을 분산시켜 70 wt% 조성의 전도성 페이스트를 제조하고, 스크린 인쇄법으로 PET 필름에 코팅하여 전도성을 조사하였다. SiO2/Ag 코어-쉘 페이스트로 코팅된 필름은 상용 Ag 페이스트에 비하여 높은 460~750 µΩ/sq 영역의 표면저항을 나타내었다.

• 정보과학회 논문지
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• 제43권9호
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• pp.1060-1065
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• 2016

최근 비디오 시스템은 초고해상도 영상의 사용으로 병렬처리의 필요성이 대두되고 있고, 시스템은 ARM big.LITTLE 같은 비대칭 처리능력을 지닌 컴퓨팅 시스템이 도입되고 있다. 따라서, 이 같은 비대칭 컴퓨팅 환경에 최적화된 초고해상도 UHD 비디오 병렬처리 기법이 필요한 시점이다. 본 논문은 인코딩/디코딩 시에 비대칭 컴퓨팅 환경에 최적화 된 HEVC 타일(Tile) 분할 기법을 제안한다. 제안하는 방식은 (1) 비대칭 CPU 코어들의 처리능력과 (2) 비디오 크기별 연산 복잡도 분석 모델을 분석하여, (3) 각 코어에 최적화된 크기의 타일을 할당함으로써, 처리속도가 빠른 CPU 코어와 느린 코어의 인코딩/디코딩 시간차를 최소화한다. 이를 ARM기반의 비대칭 멀티코어 플랫폼에서 4K UHD 표준 영상을 대상으로 실험하였을 때, 평균 약 20%의 디코딩 시간 개선이 발생함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제13권4호
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• pp.171-177
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• 2013

최근에 이르러, 고속의 3차원 그래픽 렌더링, 비디오 화일 포맷의 변환, 압축, 암호화 및 암호해독 처리를 위한 디지털 신호처리 시스템의 성능이 고도화가 요구된다. 현재 범용 컴퓨터 시스템을 구축할 때 성능을 높이기 위하여 멀티코어 프로세서가 널리 이용되고 있으므로, 디지털 신호처리 프로세서 역시 멀티코어 프로세서 구조를 채택하여 디지털 신호처리 시스템에서 높은 성능을 얻을 수가 있다. 본 논문에서는 코어의 유형 및 개수가 멀티코어 디지털 신호처리 프로세서의 성능에 미치는 영향을 분석하기 위하여, 2 개에서 16 개로 구성되는 멀티코어 디지털 신호처리 프로세서에 대하여, UTDSP 벤치마크를 입력으로 하는 모의실험을 수행하였다. 이 때, 멀티코어 디지털 신호처리 프로세서를 구성하는 단위 코어로서, 단순한 RISC형부터 다양한 명령어 윈도우의 크기를 갖는 순차 및 비순차 실행 수퍼스칼라 코어에 걸쳐 광범위한 모의실험을 수행하여 그 성능을 분석하였다.

• 한국구조물진단유지관리공학회 논문집
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• 제24권1호
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• pp.116-124
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• 2020

코어 위치변화에 따른 횡력저항성능 분석을 위하여, 대칭 평면형 20층 건물을 대상으로 3차원 구조해석을 수행하였다. 중심 코어, 1축 편심 코어, 2축 편심 코어로 구분하여 4가지 해석모델을 구성하고, 고유치해석, 풍하중 해석, 지진하중 해석을 수행하였다. 중심 코어 건물에서는 비틀림이 발생하지 않았으나, 편심 코어의 배치에 따라 휨과 비틀림이 복합적으로 발생하였으며 횡력저항성능이 저하되었다. 코어의 편심 배치에 따른 풍하중 크기의 변화는 작으나, 최대 횡변위는 코어의 편심 배치에 의하여 크게 증가하는 것으로 확인되었다. 또한, 편심 코어의 경우 횡방향 강성의 저하로 인하여 중심 코어에 비해 지진하중이 다소 감소하였으나, 비틀림의 영향으로 최대 층간변위비는 크게 증가하는 것으로 확인되었다. 이러한 결과들을 바탕으로 코어의 위치에 따른 구조거동을 확인하고, 계획 및 설계 단계에서 코어 배치의 가이드라인으로 활용할 수 있다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1482-1490
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• 2001

디지털 통신 시스템 및 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 복소수 승산기 코어의 파라미터화된 소프트 IP (Intellectual Property)를 설계하였다. 승산기는 응용분야에 따라 요구되는 비트 수가 매우 다양하므로, 승산기 코어 IP는 비트 수를 파라미터화하여 설계하는 것이 필요하다. 본 논문에서는 복소수 승산기의 비트 수를 파라미터화 함으로써 사용자의 필요에 따라 승수와 피승수를 8-b∼24-b 범위에서 2-b 단위로 선택하여 사용할 수 있도록 하였으며, GUI 환경의 코어 생성기 PCMUL_GEN는 지정된 비트 크기를 갖는 복소수 승산기의 VHDL 모델을 생성한다. 복소수 승산기 코어 IP는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 radix-4 Booth 인코딩/디코딩 회로를 적용하여 설계되었으며, 이를 통해 기존의 방식보다 단순화된 내부 구조와 고속/저전력 특성을 갖는다. 설계된 IP는 Xilinx FPGA로 구현하여 기능을 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.54-56
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• 2012

최근 CPU의 코어 클럭을 높이는 대신 동일한 클럭의 코어 수를 늘림으로써 성능을 향상시키고 전력 소모도 줄이는 멀티코어가 등장하고 있다. 이러한 멀티코어 플랫폼의 등장으로 인해 해당 코어들의 자원을 효율적으로 사용하여 동시에 처리하는 병렬처리 기법에 관한 연구가 활발히 진행되고 있다. 본 논문에서는 병렬처리 기법의 종류 중 하나인 Advanced SIMD기반의 NEON을 적용한 고속화 ME 방법론을 연구 및 제안하였다. 최소화 SAD를 구하고 정확한 모션벡터를 선정하기 위해 다양한 ME 방법 중 전역탐색기법을 NEON에 적용하여 동시에 128비트씩 연산을 수행하였다. 그 결과 영상의 크기에 따라 계산 성능이 최대 60% 이상 향상되는 효과를 검증하였다.

• 한국강구조학회 논문집
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• 제21권1호
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• pp.71-81
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• 2009

본 연구에서는 지진에 대해 보강 효과가 뛰어난 비좌굴 가새를 바탕으로 필로티를 가진 중저층 집합주택에 적합한 비좌굴 knee brace에 대해 총 5개의 실험체를 제작하여 실험을 실시하였다. 이는 공간활용이 우수하고 동선이나 시야를 방해하지 않으며, 시공 방법 또한 간단하여 필로티 층을 가진 중저층 건물에 대해 유리하다는 장점을 가지고 있다. 각 실험체의 변수로는 중심코어의 크기, 외부 보강재의 크기, 단부의 크기 및 형태로 정하였으며 실험결과 중심코어의 크기가 가장 큰 영향을 미치는 것으로 나타났다. 외부 보강재의 크기는 중심코어의 크기에 비해 효과는 미비하나, 파괴거동이나 연성도 측면에서는 영향을 미치는 것으로 나타났다. 실험을 통해 얻어진 힘-변위 그래프는 인장과 압축에서 비교적 안정적인 이력거동을 보였으며 AISC 2005 Seismic Provision 규정에서 제시한 연성도와 에너지 소산능력 측면에서도 충분한 효과를 발휘하였다. 또한 설계 층간 변위비의 2배까지 가력을 실시하였을 때, 가새의 전체 좌굴이나 국부적인 좌굴이 일어나지 않아야 한다는 조항을 만족하는 것으로 나타났다.

• 정보과학회 논문지
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• 제44권12호
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• pp.1245-1251
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• 2017

디렉터리 기반의 캐시 일관성 유지 프로토콜을 사용하는 멀티 코어 시스템은 성능 향상을 위해 더 많은 코어를 집적하려 하지만 캐시 일관성 유지를 위한 오버헤드가 커져 코어 수를 늘리는 데에 제한이 생긴다. 기존의 연구들은 주로 디렉터리 엔트리의 크기를 줄이는 데에 집중하고 있다. 이 논문에서는 캐시 블록이 두 개 이상의 코어에 의해 공유될 때에 디렉터리 엔트리를 동적으로 할당하는 디렉터리 구조를 제안한다. 이에 따라 하나의 코어에 의해서만 접근되는 블록들에 대해 디렉터리 정보를 관리하지 않음으로써 디렉터리 엔트리의 수를 줄일 수 있다. 우리는 PARSEC 벤치마크에서의 시뮬레이션을 통해 풀맵에 비해 훨씬 적은 수의 디렉터리 엔트리에서 높은 DDT hit rate을 가져 shared cache의 디렉터리 정보를 충분히 관리할 수 있음을 확인함과 동시에 풀맵과 비슷한 성능으로 디렉터리의 크기를 풀맵 대비 17.84%까지 줄일 수 있음을 확인했다.