• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.3
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• pp.86-93
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• 2008

The multi-mode terminal modem which is capable of accommodating a variety of wireless communication standards needs versatile arithmetic units for processing a variety of word lengths and wide range of data rates. Since the target hardware is usually designed to meet the required highest performance, it is often wasteful in power consumption especially when low rate data processing cases. Thus, a speed and power adaptability of the arithmetic unit is a desirable feature for the wireless applications. In this paper, we propose a power efficient versatile adder architecture with carry skip logic as a basic building block constructed in hierarchical manner. The validity of the architecture is shown with respect to size, performance, and power efficiency in diverse operating modes.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.5
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• pp.620-626
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• 1999

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.913-916
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• 2009

This paper describes a hardware design of hash processor which implements HAS-160 algorithm adopted as a Korean standard. To achieve a high-speed operation with small-area, the arithmetic operation is implemented using a hybrid structure of 5:3 and 3:2 carry-save adders and a carry-select adder. The HAS-160 processor synthesized with $0.35-{\mu}m$ CMOS cell library has 17,600 gates. It computes a 160-bit hash code from a message block of 512 bits in 82 clock cycles, and has 312 Mbps throughput at 50 MHz@3.3-V clock frequency.

• Clean Technology
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• v.21 no.3
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• pp.191-199
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• 2015

The SO_x emission from the ship diesel engines will do a negative influence to the human health and the environment. To reduce the negative environmental effect of the SO_x emission caused by the high traffic of ship movements, the SECA (SO_x emission control area) has been set on several province around world to carry out the severe emissions control and to meet the emissions control standard. To cut down the SO_x emission from the ships, the wet type scrubber is being used widely. In this work, we prepared a numerical model to simulate the spray type scrubber to study the motion of liquid droplets in the flow of the scrubber. For the analysis, the CFD (computational fluid dynamics) method was adopted. As a special topic of the study, we designed the wave plate type of mist eliminator to check the carry over of the uncontrolled water droplet to the exhaust. Numerical analysis is divided into two stages. At the first stage, the analysis was done on the basic scrubber without the mist eliminator, and then the second stage of analysis was done on the scrubber with the mist eliminator on several condition to check and compare with the basic scrubber. On the condition of the basic scrubber, 42.0% of the distributed water droplets were carried over to the exhaust. But by adding the designed droplet eliminator at the exhaust of the scrubber, only 3.4% of the distributed water droplets supplied to the scrubber was emitted to the atmosphere.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.9
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• pp.182-189
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• 2014

A tapped delay line time-to-digital converter (TDC) can be easily implemented using internal carry chains in a field-programmable gate array, and hence, its use is widespread. However, the tapped delay line TDC suffers from performance degradation because of differences in the delay times of dedicated carry chains. In this paper, a dual edge measurement method is proposed instead of a typical step signal to the delay cell to compensate for the performance degradation caused by wide-delay cells in carry chains. By applying a pulse of a fixed width as an input to the carry chains and using the time information between the up and down edges of the signal pulse, the timing accuracy can be increased. Two dedicated carry chain sites are required for the dual edge measurements. By adopting the proposed dual edge measurement method, the average delay widths of the two carry chains were improved by more than 35%, from 17.3 ps and 16.7 ps to 11.2 ps and 10.1 ps, respectively. In addition, the maximum delay times were improved from 41.4 ps and 42.1 ps to 20.1 ps and 20.8 ps, respectively.

• Proceedings of the KWS Conference
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• 2009.11a
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• pp.6-6
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• 2009

자동차 운반용 선박(PCTC) 건조 시, 자동차를 고정시키기 위해 약 5 만 여개의 Lashing Socket(6,700 Units PCTC 기준)이 소요되는데, 이때 사용되는 Lashing Socket 은 용도 및 형태에 따라 Hole Cup, Flush Cloverleaf Type Pot, Raised Cloverleaf Type Pot, D-Ring, Crinkle Bar 등으로 구분된다. 이와 같이 다양한 종류 중에서 Hole cup 타입이 전체 적용되는 Lashing Socket 의 약 80%에 이른다. 기존에 사용되고 있는 자동용접장치는 Hole Cup 이외에는 적용이 불가능하고, 자석을 이용하여 Hole Cup 의 상부에 위치시키는 방식이었기 때문에 경량화 및 다양한 종류 및 크기의 Lashing Socket 에 적용이 가능한 자동용접장비의 개발이 요구되었다. 본 연구에서는 두께가 다른 $\phi$140 Hole Cup 및 Flush Cloverleaf Type Pot, Raised Cloverleaf Type Pot 에 적용 가능하며, 분리형 용접캐리지와 Centering Template, Magnet Jig 로 구성된 연속 및 단속 용접이 가능한 자동용접장치를 연구 개발하였다. 이를 통해 종래 Hole Cup 전용 자동용접 캐리지의 문제점을 개선하여, 작업자가 Centering Template 과 Magnetic Jig 을 이용하여 캐리지를 Hole Cup 의 중앙에 위치시키기 용이하게 하였다. 이 같은 분리형 장치 구성을 통해 Hole Cup 중앙에 캐리지 고정 작업과 용접 작업을 분리함으로써 자동용접이 진행되는 도중에 여분의 Jig를 이용하여 다른 Hole Cup 에 용접 준비를 하여 연속적인 작업이 가능하도록 하였다. 본 연구는 종래의 Hole Cup 전용 자동용접 캐리지의 문제점을 개선한 분리형 용접 캐리지를 개발함으로써 아래와 같은 결과를 얻었다. 1. 용접 캐리지를 포함하여 각 부분별 분리를 통해 작업자가 1 회 이동 시 필요로 하는 중량을 감소시켜 장비의 이동 및 제어가 쉽다. 2. Magnetic Jig 를 Centering Template 에 결합하고, Template 의 Jig 를 Lashing Socket 에 결합함으로써 손쉽게 Lashing Socket 의 중심부를 찾을 수 있으므로 용접 캐리지의 정확한 센터 고정이 가능하다. 3. 엔코더에 의한 1 회전을 검출함으로써, 작업 종료 후, 어떤 위치에서나 작업 재개가 가능하며 원점 복귀 작업이 불필요하다. 또한 엔코더에 의한 거리 설정으로 용접 속도에 상관없이 동일한 거리만큼 오버랩 용접이 가능하다. 4 디지털 방식으로 용접 조건의 입력이 가능하고, 용접 조건을 D/B 화 함으로써 Control Panel 상에서의 자동 제어가 가능하다. 이를 통해 연속 용접 또는 단속 용접이 가능하므로 다양한 형태의 Lashing Socket 을 자동 용접할 수 있는 효과가 있다. 이상의 결과를 통해 본 장비가 Fig.2 의 3 가지 종류의 Lashing Socket 용접에 효과적인 장비임을 확인할 수 있었다.

• Proceedings of the Korean Fiber Society Conference
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• 1998.04a
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• pp.270-273
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• 1998

2차 세계대전 중(1943년) 쟈크 이브 쿠스토우(J.I.Cousteau)와 가그논(E. Gagnon)둥에 개발된 현대식 SCUBA는 전세계적으로 새로운 레크레이셔널 다이빙이라고 하는 새로운 스포츠를 창조했다. 현재 미국에서는 다이빙이 점점 안전해지면서 스쿠바 다이빙을 배우고 즐기는 사람이 많이 늘고 있으며 연간 60만명 이상이 캐리비안섬으로 다이빙을 하기위해 여행을 간다고 한다[1].(중략)

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05c
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• pp.44-48
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• 2002

본 논문에서는 한국형 디지털 서명 표준인 KCDSA에서 사용할 목적으로 개발된 국내 해쉬 함수 표준인 HAS-160 알고리즘을 VLSI 설계하였다. 하나의 단계연산을 하나의 클럭에 동작하고 단계연산의 핵심이 되는 4개의 직렬 2/sup 3/ 모듈러 가산기를 CSA(Carry Save Adder)로 구현하여 캐리 전파시간을 최소로 하고 HAS-160 해쉬 알고리즘의 특징인 메시지 추가생성을 사전에 계산하여 지연시간을 줄이는 설계를 하였다. 설계된 해쉬 프로세서를 0.25 urn CMOS 스탠다드 셀 라이브러리에서 합성한 결과 총 게이트 수는 약 21,000개이고 최대 지연 시간은 5.71 ns로 최대 동작주파수 약 175 MHz서 약 1,093 Mbps의 성능을 얻을 수 있었다.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.8
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• pp.327-336
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• 2007

Lots of effort toward design optimizations have been paid for a cost-effective system design in various ways from a transistor level to RTL designs. In this paper, we propose a bit level optimization of an adder design for expanding its design space. For the bit-level optimization, a heterogeneous adder organization utilizing a mixture of carry propagation schemes is proposed to design a delay-area efficient adder which were not available in an ordinary design space. Then, we develop an optimization method based on Integer Linear Programming to search the expanded design space of the heterogeneous adder. The novelty of the Proposed architecture and optimization method is introducing a bit level reconstruction/recombination of IPs which have same functionality but different speed and area characteristics for producing more find-grained delay-area optimization.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.3
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• pp.715-722
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• 2010

This paper describes a hardware design of hash function processor which implements Korean Hash Algorithm Standard HAS-160. The HAS-160 processor compresses a message with arbitrary lengths into a hash code with a fixed length of 160-bit. To achieve high-speed operation with small-area, arithmetic operation for step-operation is implemented by using a hybrid structure of 5:3 and 3:2 carry-save adders and carry-select adder. It computes a 160-bit hash code from a message block of 512 bits in 82 clock cycles, and has 312 Mbps throughput at 50 MHz@3.3-V clock frequency. The designed HAS-160 processor is verified by FPGA implementation, and it has 17,600 gates on a layout area of about $1\;mm^2$ using a 0.35-${\mu}m$ CMOS cell library.