• Journal of the Microelectronics and Packaging Society
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• v.19 no.3
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• pp.31-36
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• 2012

In this study, the complex vibration reliability of Sn-3.5Ag and Sn-0.7Cu having a high melting temperature was investigated. For manufacturing of BGA test samples, Sn-3.5Ag and Sn-0.7Cu balls were joined on BGA chips finished by ENIG and the chips were mounted on PCB finished OSP by using reflow process. For measuring of resistance change during complex vibration test, daisy chain was formed in the test board. From the results of resistance change and shear strength change, the reliability of two solder balls was compared and evaluated. During complex vibration for 120 hours, Sn-0.7Cu solder was more stable than Sn-3.5Ag solder in complex vibration test.

• Korean Journal of Optics and Photonics
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• v.25 no.4
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• pp.221-224
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• 2014

We present a method for manufacturing a TIM used for packaging a high-power LED. In this method a mixture of diamond powder and hydrogen peroxide is used as a filler epoxy. The thermal resistance of the TIM with hydrogen peroxide was improved by about 30% over the thermal resistance of the TIM without hydrogen peroxide. We demonstrate that as a result the heat generated from the chip is easily dissipated through the TIM.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.82-82
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• 2009

본 연구에서는 Glass ceramic $SiO_2-CaO-Al_2O_3$를 사용하여 적층형 칩 퓨즈를 제조하였다. 퓨즈의 용단 특성 및 IR특성을 개선하기 위하여 기공조제로써 Corn starch 파우더(x=5, 10, 20, 30, 40, 50wt%)를 혼합하여 기공을 형성하게 하였다. 미세구조 관찰 결과 Corn starch 파우더의 함량이 증가함에 따라 기공률이 증가하였다. 또한 전극의 선폭(x=50, 100, 150, $200{\mu}m$)을 변화 시킴으로써 전극의 폭이 커질수록 저항값이 줄어든다는 것을 알 수가 있었다. 기공층 도입을 통하여 적층형 칩 퓨즈의 용단 특성의 개선 및 ARC 억제가 가능하였다.

• Information and Communications Magazine
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• v.28 no.11
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• pp.24-30
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• 2011

본고에서는 소형 고집적 이동단말기용 패키지를 위해 구현 되고 있는 능/수동소자 내장형 패키지 기술에 대해 알아보고자 한다. 능/수동소자내장형 패키지 기술은 IC 칩과 같은 능동 소자와 저항, 커패시터, 인덕터와 같은 수동소자 부품들을 패키지 기판 내부에 내장시켜 소형화를 추구함과 더불어 칩과 수동소자간의 접속 길이를 짧게 해서 전기적 성능을 향상시키실 수 있는 패키징 기술이다. 본 원고에서는 PCB기술에 기반을 둔 embedded active device 기술과 웨이퍼 레벨 패키징 기술에 기반을 둔 fan-out embedded wafer level package 기술 동향에 대해 서술하고 그 특정들을 비교 분석하였으며 이 기술들에 대환 동향을 살펴보고자 한다.

• Proceedings of the KIEE Conference
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• 2005.07c
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• pp.1977-1979
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• 2005

열저항 측정법에는 정상상태보다는 과도응답 특성을 이용하는 것이 우수한 것으로 20년부터 알려져 왔다. 온도를 시간의 함수로 나타내는 열적 계단응답함수를 이용하면 칩에서 주위 분위기, 냉각장치 또는 마운트를 포함한 열 임피던스를 측정할 수 있다. 소자 접합부의 열적 동특성을 측정함으로써 칩 주변의 기하학적 물질에 대한 특성을 파악할 수 있으며 나아가 측정으로부터 소자의 열적 구조를 유추할 수 있다. 본 논문에서는 열적 계단응답 특성을 이용한 열 임피던스 측정이론 및 원리에 대해서 개관하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.775-778
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• 2010

본 논문에서는 초미세 패턴($24{\mu}m$ 이하의 선폭, $30{\mu}m$ 이하의 피치)을 가진 칩-온-필름(Chip-on-Film, COF)에 발생한 결함을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 시스템은 COF 패턴으로부터 대표적으로 발생하는 결함들, 즉 개방(open), 단락(hard short), mouse bite(near open) 및 near short(soft short)을 자동으로 신속히 검출할 수 있는 기술이 적용되어 있다. 특히 초미세 패턴의 경우, near open 및 near short과 같은 결함 검출이 불가능한 기존 검출시스템의 문제점을 극복한 기술이 제안되어 있다. 본 논문에서 제안하는 결함 검출 원리는 미세 선의 결함유무에 따른 저항 변화를 자동으로 검출하고, 그 미세한 변화를 좀 더 자세하게 판별하기 위해 고주파 공진기(resonator)를 적용하고 있다. 제안된 시스템은 미세 패턴을 가진 COF 제작 과정에서 발생한 결함을 신속히 검출할 수 있기 때문에 COF 불량 검사에 소요되는 많은 경비를 줄일 수 있으리라 기대한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.931-934
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• 2009

본 논문은 $24{\mu}m$ 이하의 미세 폭 및 $30{\mu}m$ 이하의 피치와 같이 미세 패턴을 가진 칩 온 필름(chip-on-film, COF)에 발생한 결함들을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 검출시스템은 미세 패턴의 COF에서 발생한 개방 (open), 단락 (hard short), mouse bite 및 near short (soft short)과 같은 다양한 결함들을 자동으로 빠르게 검출할 수 있는 기술이 적용되어 있다. 본 논문에서 제안하는 결함 검사 기술의 기본 원리는 미세 패턴내의 결함으로 인해 발생한 저항의 미세 변화를 고주파 공진기 (resonator)를 이용하여 측정 주파수에서 증폭시키고 증폭된 결함 신호와 결함이 없는 경우의 신호와의 전압차를 읽어서 0이 아니면 결함이 있음을 판단한다. 제안된 시스템은 미세 패턴 COF 검사 과정에서 결함들을 신속히 측정할 수 있으므로 불필요한 COF 복사를 위해 소요되는 경비를 줄일 수 있으리라 기대한다.

• Journal of the Microelectronics and Packaging Society
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• v.12 no.2 s.35
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• pp.111-119
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• 2005

Stack specimen with three dimensional interconnection structure through Cu via of $75{\mu}m$ diameter, $90{\mu}m$ height and $150{\mu}m$ pitch was successfully fabricated using subsequent processes of via hole formation with Deep RIE (reactive ion etching), Cu via filling with pulse-reverse electroplating, Si thinning with CMP, photolithography, metal film sputtering, Cu/Sn bump formation, and flip chip bonding. Contact resistance of Cu/Sn bump and Cu via resistance could be determined ken the slope of the daisy chain resistance vs the number of bump joints of the flip chip specimen containing Cu via. When flip- chip bonded at $270^{\circ}C$ for 2 minutes, the contact resistance of the Cu/Sn bump joints of $100{\times}100{\mu}m$ size was 6.7m$\Omega$ and the Cu via resistance of $75{\mu}m$ diameter, $90{\mu}m$ height was 2.3m$\Omega$.

• Journal of the Society of Cosmetic Scientists of Korea
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• v.30 no.2
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• pp.147-151
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• 2004

This study aims at measuring electrical and rheological properties of cosmetic emulsions on the skin under shear flow. The effects of volume ratio and surfactants on structural changes of emulsions were examined by determining the changes of electrical resistance, viscosity, and morphology. As the ratio of the internal phase increased, the phase inversion occurred more quickly. The viscosity change was found to increase with increasing of the variation of electrical resistance of the emulsions. This phenomenon may be caused by decreased resistant force against the shear flow because of the breakdown of the internal phase. Surfactants a]so played a key ro]e on phase transition of emulsions. It is likely that polymeric surfactants anchoring on the emulsion surface reinforced the interfacial mechanical strength. As the concentration of surfactants increased, the phase transition occurred more slowly. It has been demonstrated that the phase changes of emulsions under shear flow can be monitored on the real-time basis by using a JELLI$\^$TM/ chip system, a combination of conductiometry and rheometry. Our approach is expected to a useful experimental tool for predicting the phase transition of the cosmetic products during skin application.

• Journal of the Microelectronics and Packaging Society
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• v.25 no.1
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• pp.41-45
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• 2018

As the size of semiconductor chip shrinks, the electronic industry has been paying close attention to fan-out wafer level packaging (FO-WLP) as an emerging solution to accommodate high input and output density. FO-WLP also has several advantages, such as thin thickness and good thermal resistance, compared to conventional packaging technologies. However, one major challenge in current FO-WLP manufacturing process is to control wafer warpage, caused by the difference of coefficient of thermal expansion and Young's modulus among the materials. Wafer warpage induces misalignment of chips and interconnects, which eventually reduces product quality and reliability in high volume manufacturing. In order to control wafer warpage, it is necessary to understand the effect of material properties and design parameters, such as chip size, chip to mold ratio, and carrier thickness, during packaging processes. This paper focuses on the effects of thickness of chip and molding compound on 12" wafer warpage after PMC of EMC using finite element analysis. As a result, the largest warpage was observed at specific thickness ratio of chip and EMC.