• 한국정밀공학회지
• /
• 제13권11호
• /
• pp.46-56
• /
• 1996

Planarization technique is rapidly recognized as a critical step in chip fabrication due to the increase in wiring density and the trend towards a three dimensional structure. Global planarity requires the preferential removal of the projecting features. Also, the several materials i.e. Si semiconductor, oxide dielectric and sluminum interconnect on the chip, should be removed simultaneously in order to produce a planar surface. This research has investihgated the development of the chemical mechanical polishing(CMP) machine with uniform pressure and velocity mechanism, and the pad insensitive to pattern topography named hard grooved(HG) pad for global planarization. Finally, a successful result of uniformity less than 5% standard deviation in residual oxide film and planarity less than 15nm in residual step height of 4 inch device wafer, is achieved.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 1998년도 제16회 학술발표회 논문개요집
• /
• pp.77-77
• /
• 1998

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 1998년도 추계학술발표회 초록집
• /
• pp.27-28
• /
• 1998

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
• /
• pp.101-101
• /
• 2003

Al 박막의 화학증착(CVD)과 Al-Cu 합금박막의 물리증착(PVD)을 조합하는 CVD-PVD Al 공정은 수평방향의 배선과 수직방향의 via를 동시에 형성할 수 있으므로 공정단순화 및 생산원가절감 측면에서 장점이 있어서 DRAM 둥의 반도체 소자의 배선공정으로 매우 유망하다[1]. 본 연구에서는 CVD-PVD Al 공정을 이용하여 초고집적소자의 Al via와 Al 배선을 동시에 형성할 때 층간절연막의 영향을 조사하고 그 원인을 규명하였다. Al CVD를 위한 원료기체로는 dimethylaluminum hydride [($CH_3$)$_2$AlH]를 사용하였고 PVD는 38$0^{\circ}C$에서 실시하였다 층간절연막에 따른 CVD-PVD Al의 via hole 매립특성을 조사한 결과, high-density plasma(HDP) CVD oxide의 경우에는 via hole 매립특성이 우수하였으나, hydrogen silscsquioxane (HSQ)의 경우에는 매립특성이 우수하지 않아서 via 저항이 불균일 하였다. 이는 via 식각 후 wet cleaning 과정에서 HSQ에 흡수된 수분이 lamp를 이용한 degassing 공정에 의해서 완전히 제거되지 않아 CVD-PVD 공정 중에 탈착되어 Al reflow에 나쁜 영향을 미치기 때문으로 판단된다. CVD-PVD 공정 전에 40$0^{\circ}C$, $N_2$ 분위기에서 baking하여 HSQ 내의 수분을 충분히 제거함으로써 via 매립특성을 향상시킬 수 있었다. CVD-PVD Al 공정은 aspect ratio 10:1 이상의 via hole도 완벽하게 매립할 수 있었고 이에의해 제조된 Al 배선은 기존의 W plug 공정에 의해 제조된 배선에 비해 낮은 via 저항을 나타내었다.

• 한국정밀공학회지
• /
• 제18권11호
• /
• pp.168-173
• /
• 2001

The chemical mechanical polishing (CMP) is generally consisted of pad, slurry including abrasives and so on. However, there are some problems in a general CMP: defects, a high Cost of Consumable (CoC), an environmental problem. The slurry including abrasives especially gives rise to not only increase a CoC, but also prohibition from achieving an eco-process. This paper introduces an abrasive capsulation pad to achieve an eco-process decreasing abrasives used is CMP. The binder wth a water a water swelling and a water soluble characteristic is used for an auto-conditioning, and the $CeO_2$abrasive is selected for an abrasive capsulation pad. Comparing with a conventional CMP, an abrasive capsulation pad appears good characteristics in ILD CMP and is able to achieve an eco-process decreasing wasted slurry.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2002년도 춘계 학술발표강연 및 논문개요집
• /
• pp.124-124
• /
• 2002

• 한국진공학회지
• /
• 제4권S1호
• /
• pp.151-156
• /
• 1995

0.5$\mu$m 이하 급의 device에서 TEOS/O3 BPSG 박막을 층간절연막(Interlayer Dielectric)으로 사용하여, 평탄화를 위해 etchback 공정을 적용할 때 BPSG 박막이 가지는 구조적, 화학적 불안정성으로 인해 B,P 농도의 변화나 crack 발생 현상이 일어날 수 있다. 본 실험에서는 이러한 현상을 억제하기 위해 농도를 달리한 이층막의 증착, PR strip 시에 사용하는 wet chemical의 변경 및 증착후 치밀화(densificaiton)공정추가 등의 방법을 사용하였으며, 이에 따른 박막 특성의 변화를 조사하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
• /
• pp.408.1-408.1
• /
• 2016

현대 반도체 산업에서 소자의 집적도가 증가함에 따라 층간 절연막의 두께가 줄어들어 RC delay현상이 발생한다. 또한 유연성에 대한 요구도 증가하고 있다. 그 대안으로 저유전 SiO2 무기물, 유무기 복합체, 유기물 등이 크게 각광받고 있다. 본 연구는 SiO2 hollow sphere와 폴리이미드를 이용해 유무기복합체를 합성하고 유전율 측정 및 유연성 테스트를 진행한 내용을 담고있다. 먼저 폴리스티렌에 SiO2를 코팅한 후 폴리이미드 용액과 기계적으로 혼합시킨다. 이후 스핀코팅 및 열처리를 이용해 한단계로 복합체를 합성할수 있다. 합성된 복합체의 유전율은 최소 1.6에 가까운 수치를 나타낸다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
• /
• pp.169-169
• /
• 2003

실리콘 절연막은 반도체 및 디스플레이 소자의 gate 절연막과 보호막으로, 그리고 배선공정에서는 층간절연막(ILD, Inter Layer Dielectric)으로 사용하는데, 주로 IPCVD, PECVD, APCVD법에 의하여 증착되고 있다. 그러나 이러한 방법들은 반도체 소자의 고집적화가 진행됨에 따라 증착온도와 step coverage 및 물성 이 문제점으로 대두되고 있다. 이러한 문제점들을 해결할 수 있는 원자층 증착(ALD, Atomic Layer Deposition)기술은 기판 표면에서의 self-limiting reaction을 통해 매우 얇은 박막을 형성할 수 있고, 두께 및 조성 제어를 정확히 할 수 있으며, 복잡한 형상의 기판에서도 우수한 step coverage를 얻을 수 있어 초미세패턴의 형성과 매우 얇은 두께에서 균일한 물리적, 전기적 특성이 요구되는 초미세 반도체 공정에 적합하다. 또 저온에서 증착이 가능해 유리를 기판으로 사용하는 TFT-LCD소자의 gate 절연막에 적용이 가능하다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2001년도 춘계학술대회 논문집
• /
• pp.1121-1124
• /
• 2001

In this study, we verify th effects of pattern density on interlayer dielectric chemical mechanical polishing process based on the analysis of Preston's equation and confirm this analysis by several experiments. Appropriate modeling equation, transformed form Preston's equations used in glass polishing, will be suggested and described the effects of this modeling during pattern wafer ILD CMP. Results indicate that the modeling is well agreed to middle density structure of the die in pattern wafer, but has some error in low and high density structure of the die. Actually, the die used in Fab, was designed to have a appropriate density, therefore this modeling will be suitable for estimating the results of ILD CMP.