• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 전자공학회논문지
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• 제53권1호
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• pp.59-67
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• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.777-780
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• 2005

모바일 오디오 적용을 위한 저전력 ${\Sigma}{\Delta}$ Modulator 에 대한 설계와 layout 을 보였다. 전체 구조는 3 차 단일 피드백 루프이며, 해상도는 16bit 을 갖는다. 샘플링 주파수에 따른 Over-sampling Ratio 는 128(46kHz) 또는 64(96kHz) 가 되도록 하였다. 차동 구조를 사용한 3 차 ${\Sigma}{\Delta}$ modulator 내의 적분기에 사용된 Op-Amp 는 DC-Gain 을 높이기 위해서 Gain-boosting 기법이 적용되었다. ${\Sigma}{\Delta}$ modulator 의 기준 전압은 전류 모드 Band-Gap Reference 회로에서 공급이 되며, PVT(Process, Voltage, Temperature) 변화에 따른 기준 전압의 편차를 보정하기 위하여, binary 3bit 으로 선택하도록 하였다. DAC 에서 사용되는 단위 커패시터의 mismatch 에 의한 성능 감소를 막기 위해, DAC 신호의 경로를 임의적으로 바꿔주는 scrambler 회로를 이용하였다. 4bit Quantizer 내부의 비교기 회로는 고해상도를 갖도록 설계하였고, 16bit thermometer code 에서 4bit binary code 변환시 발생하는 에러를 줄이기 위해 thermometer-to-gray, gray-to-binary 인코딩 방법을 적용하였다. 0.18um CMOS standard logic 공정 내 thick oxide transistor(3.3V supply) 공정을 이용하였다. 입력 전압 범위는 2.2Vp-p,diff. 이며, Typical process, 3.3V supply, 50' C 시뮬레이션 조건에서 2Vpp,diff. 20kHz sine wave 를 입력으로 할 때 SNR 110dB, THD 는 -95dB 이상의 성능을 보였고, 전류 소모는 6.67mA 이다. 또한 전체 layout 크기는 가로 1100um, 세로 840um 이다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.26-34
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• 2007

본 논문에서는 신체 임피던스 측정법(Bioelectrical Impedance Analysis, 이하 BIA)을 기초로 한 체지방 측정 칩 설계에 대한 내용을 서술하였다. 제안된 회로는 인체에 전류 신호를 인가하는 회로, 인체를 통해 나온 전압 신호를 측정하는 회로, 회로의 동작을 제어하는 마이크로 콘트롤러(Micom), 그리고 분석프로그램이 내장된 메모리(SRAM, EEPROMs) 의 모든 기능을 하나의 칩에 집적하였다. 특히 정밀한 인체 임피던스 측정을 위하여 다주파수 동작이 가능한 대역통과필터(Band Pass Filter, BPF)를 설계하였다. 또한, 설계된 대역통과필터는 weak inversion 영역에서 동작하기 때문에 면적과 전력소모를 줄일 수 있었다. 그리고 측정부분 회로의 성능을 개선하기 위해서 차동차이증폭기(Differential difference amplifier, DDA)를 이용한 새로운 전파정류기(Full wave rectifier, FWR)를 설계하였다. 또한 이 회로는 마지막 단에 연결될 아날로그-디지털 변환기(ADC)의 설계에 대한 부담을 덜어주는 장점도 있다. 이 칩의 시제품은 CMOS 0.35um 공정을 이용하였고 전력소모는 모든 주파수에서 6mW 이며 전원전압은 3.3V이다. 전체 칩의 크기는 $5mm\times5mm$ 이다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.