• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 한국항행학회논문지
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• 제24권4호
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• pp.245-250
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• 2020

현재 국내에서 개발 중인 군용 무인 이동체들은 다양한 임무를 수행하기 위하여 탑재 장치들이 많아지고 있으며 이 탑재 장치 간 인터페이스 케이블도 증가되고 있다. 또한 협소한 무인 이동체 내부 공간 문제로 탑재 장치들은 소형화, 집적화가 요구되고 있다. 상기 두 가지 이유로 커넥터도 소형 커넥터를 선정해야 하며, 이는 핀 간 거리가 가까워져 이로 인해 노이즈에 취약하게 된다. 본 논문에서는 케이블 트위스트가 풀리는 커넥터 핀에서 노이즈 원 종류에 따라 생성되는 자기장이 주변 핀에 얼마만큼의 영향을 미치는지 분석하여 최적 핀 배치 설계의 가이드를 제시하였다. 첫째, 핀과 핀 사이에 누화 보다 자기장에 의한 영향이 크다. 둘째, +, - 노이즈원과 1칸 근접 시 +, - 사이 양옆의 자기장 분포가 강하다. 셋째, +,- 노이즈원과 2칸 근접 시 노이즈원과 원 신호 사이 핀을 공핀으로 놓은 경우보다 그라운드 핀으로 설정 시 자기장 분포가 개선된다. 넷째, 노이즈원이 Tx ±, Rx ± 와같이 차동모드 통신인 경우 Tx ±, Rx ± 배치에 따라 민감 신호 최적 배치 영역을 제시하였다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1303-1310
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• 2016

본 논문에서는 전원전압 0.5V의 심전도 검사기(ECG)를 설계하고 칩으로 제작하여 성능을 확인하였다. ECG는 계측 증폭기, 6차 gm-C 저역 통과 필터 그리고 가변이득증폭기로 구성되어 있다. 계측증폭기는 이득이 34.8dB, 6차 gm-C 저역 통과 필터는 400Hz의 차단주파수를 가지게 설계되었다. 저역 통과 필터의 연산 트랜스컨덕턴스 증폭기는 저전압 동작을 위하여 차동 바디 입력 방법을 사용하였다. 가변이득증폭기의 이득 범위는 6.1~26.4dB로 설계되었다. 설계된 심전도 검사기는 TSMC $0.18{\mu}m$ CMOS 공정을 이용하여 $858{\mu}m{\times}580{\mu}m$의 칩크기로 제작되었다. 측정은 입력 신호를 포화시키지 않도록 외부 연결 저항을 조절하여 이득을 낮춘 상태에서 진행한바, 중간 주파수 이득 28.7dB, 대역폭은 0.5 - 630Hz을 얻었으며, 전원전압 0.5V에서 동작함을 확인하였다.

• 한국산학기술학회논문지
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• 제15권12호
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• pp.7287-7291
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• 2014

CDTA는 전류모드로 아날로그 신호처리를 수행하는 능동회로로써 높은 선형성과 넓은 주파수 대역폭을 갖는 장점을 가지고 있다. 또한 입력 차동전류가 모두 접지된 임피던스 소자로 흐르게 되어 안정적인 동작을 수행하도록 한다. 본 논문에서는 CDTA를 해석하기 위해 새로운 소신호 등가회로를 제안한다. 제안된 소신호 등가회로는 입력과 내부단자 및 출력단자의 기생성분이 고려되어 크기 및 주파수 특성이 기존회로보다 정밀하게 분석될 수 있다. 제안된 소신호 회로를 활용하여 다양한 파라미터의 변화에 의하여 특성변동을 관찰한 결과, 저항(Rz) 등 특정한 값이 CDTA의 특성에 큰 영향을 주게 되는 것도 확인되었다. 본 논문에서 검증된 소신호 등가회로의 설계 파라미터는 CDTA 아날로그 회로와 그 응용회로를 설계하는데 편리성과 정확성을 제공할 수 있음을 보였다. 본 논문에서 제안된 CDTA 소신호등가회로를 이용하여 2.5MHz 저역통과 필터를 설계하였고 HSPICE 시뮬레이션을 통하여 그 유용성을 검증하였다.

• 비파괴검사학회지
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• 제32권1호
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• pp.64-70
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• 2012

국내 원자력발전소 증기발생기 전열관의 건전성을 평가하기 위해서 수행되는 와전류검사의 탐촉자는 주로 두가지 종류가 사용한다. 첫 번째 와전류탐촉자는 마모와 같은 체적성 결함을 검사하기 위해 사용되는 보빈탐촉자이다. 두 번째 와전류탐촉자는 균열과 같은 비체적성 결함을 검사하기 위한 회전형 탐촉자이다. 와전류탐촉자는 검사 계통의 핵심적인 부분으로서 특정 절차서에 따라 평가가 이루어질 때 대상 시험체의 합부를 결정하는 자료를 제공하게 된다. 또한, 수집된 와전류신호의 품질은 사용되는 탐촉자의 설계특성, 기하학적 형태, 운전주파수에 따라 결정되고, 검사 결과에 미치는 영향이 크기 때문에 와전류검사 탐촉자의 선정은 특히 중요하다. 본 연구에서는 차동형 보빈탐촉자의 코일 권선 수의 변화가 탐촉자의 전기적 특성에 미치는 영향을 분석하였다. 이 결과를 이용하여 원전 증기발생기 전열관 와전류검사 보빈탐촉자를 설계하였다. 연구 결과 코일 권선 수의 변화는 전열관 형상 및 재질에 따른 검사주파수 선정에 크게 영향이 미침을 알 수 있다. 따라서 본 연구 결과를 통하여 원전 증기발생기 전열관 와전류검사 보빈탐촉자의 설계시 더욱 정밀한 코일 권선 수 설정에 토대를 구축하였다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.413-419
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• 2023

LED는 조명뿐만 아니라 휴대폰, 자동차, 디스플레이 등과 같은 다양한 분야에 널리 사용되고 있으며, LED 조명과 통신이 융합된 가시광 통신(VLC)이 크게 주목을 받고 있다. 본 논문에서는 일반적인 차량에서 사용되고 있는 적색, 황색 LED를 이용하여 차량 간(V2V) 데이터를 전송할 수 있는 차량 간 가시광 통신시스템을 직접 구현하고 실험하였다. 전위 차량에서 수집된 데이터와 속도 데이터인 서로 다른 데이터들을 차량의 후미등인 적색, 황색 LED를 이용해 NRZ-OOK로 변조하여 가시광으로 각각 전송했으며, 광 검출기(PD)는 가시광 신호를 수신하여 데이터를 복원한다. 형광등과 자연광의 간섭 광의 영향을 감소시키기 위해, 간섭제거를 위한 PD를 설치하였으며, 편광필터와 차동증폭기를 이용한 간섭제거기를 사용하였다. 제안된 가시광 통신시스템이 이상적인 경우, 실내 그리고 실외환경에서 성능을 분석하였다. 실외환경에서 약 30[cm]거리를 유지하고 4800[bps] 전송속도를 갖는 차량 간 데이터전송에서 적색 LED는 약 13.63[dB], 황색 LED는 약 11.90[dB]의 성능 향상을 얻을 수 있음을 알 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.