• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 춘계학술발표대회
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• pp.532-535
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• 2008

내장형 시스템에서 캐시 메모리는 시스템의 성능과 전력 소모에 매우 큰 비중을 차지한다. 일반적인 내장형 시스템에 적용되는 집합 연관 구조 캐시는 모든 웨이에 전력을 공급해야 하므로 전력 소모 효율성이 매우 낮다. 이러한 단점을 보완하기 위해 순차 접근 캐시는 데이터가 존재하는 하나의 캐시만 항상 전력을 공급하게 하는 구조를 제안하지만 모든 작업에 1사이클이 더 소모되는 단점을 갖는다. 캐시 웨이 예측 기법은 적중 시 1사이클의 시간에 1개의 웨이에 만 전력을 공급하게 하는 최상의 구조를 갖지만 적중 실패 시 일반적인 집합 연관 구조보다 1사이클이 더 소모되고 똑같은 전력 소비를 가져오는 단점을 갖는다. 본 논문에서는 이 두 구조의 절충안을 통해 데이터 적중 시 웨이 예측 기법과 같은 성능을 가지며 실패 시에도 순차 접근 캐시와 동일한 성능을 보이는 새로운 내장형 시스템을 위한 저전력 캐시 구조를 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.289-292
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• 2008

본 논문에서는 OpenRISC 프로세서의 성능 및 전력 소모 개선을 위해 동적 분기예측 기법, 사원 집합연관 캐시 구조, ODC를 이용한 클럭 게이팅 기법을 제안한다. 동적 분기 예측 기법은 분기 명령에 대해 다음에 실행될 명령에 대한 예측 주소를 저장하는 BTB를 사용하였다. 사원 집합연관 캐시는 네 개의 메모리 블록을 한 개의 캐시 블록에 사상되는 구조로 되어있어 직접사상 캐시에 비해 접근 실패율이 낮다. ODC를 이용한 클럭게이팅 기법은 논리합성 개념인 무관조건의 입출력 ODC조건을 찾아 클럭 게이팅 로직을 삽입함으로써 동적 소비전력을 줄일 수 있다. 테스트 프로그램을 이용하여 제안한 기법들을 적용한 OpenRISC 프로세서의 성능을 측정한 결과, 기존 프로세서 대비실행시간이 8.9% 향상 되었고, 삼성 $0.18{\mu}m$ 라이브러리를 이용하여 동적 전력을 측정한 결과, 기존 프로세서 대비 소비전력을 13.9% 이상 감소하였다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2004년도 춘계학술대회 논문집
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• pp.30-35
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• 2004

모바일 환경에서 브로드캐스트는 그 확장성 때문에 매우 유용한 데이터 전송 방법이다. 'push-based' 데이터 전송 방식에서 서버는 넓은 대역폭을 통해 클라이언트에게 다양한 데이터를 반복적으로 브로드캐스트 한다. 〔1,2〕 브로드캐스트에 기반을 둔 정보 시스템의 데이터간의 연관성에 관한 연구는 미흡한 실정이다. 상호 연관 데이터의 브로드캐스트에서, 클라이언트는 자연스럽게 상호 연관된 데이터의 집합을 요청하게 되며, 데이터의 상호 연관성을 고려할 때 기존의 스케줄링 및 캐싱 기법 등은 달라져야 한다. CBS〔3〕에서는 모든 데이터간의 연관도를 계산하여 최소 비용 경로를 구해, 이 순서대로 브로드캐스트하는 기법을 제안하였다. CBS 기법은, 클라이언트가 연관된 데이터를 동시에 요청하지 않고, NP-문제인 최소 비용 경로를 많은 데이터에 대해서 실시간에 계산해야 되며, 데이터 아이템간의 상호 연관성이 클라이언트마다 다르게 정의되는 문제점이 있다. 따라서 본 논문에서는 응답 시간을 줄이기 위해, 브로드캐스트 되는 상호 연관 데이터의 prefetching기법을 제안한다, 제안된 CT 기법은 상호 연관도와 브로드캐스트 대기시간을 고려하여 캐시를 관리한다. CT를 현실적으로 적용한 ACT의 알고리즘을 소개하였으며, 시뮬레이션을 통해 CT의 성능과 특징을 실험하였다.

• 대한임베디드공학회논문지
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• 제9권1호
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• pp.25-32
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• 2014

In this paper, we proposed a partial-way set associative cache memory with an effective memory access time and low energy consumption. In the proposed set-associative cache memory, it is allowed to access only a 2-ways among 4-way at a time. Choosing ways to be accessed is made dynamically via the least significant two bits of the tag. The chosen 2 ways are sequentially accessed by the way selection bits that indicate the most recently referred way. Therefore, each entry in the way has an additional bit, that is, the way selection bit. In addition, instead of the 4-way LRU or FIFO algorithm, we can utilize a simple 2-way replacement policy. Simulation results show that the energy*delay product can be reduced by about 78%, 14%, 39%, and 15% compared with a 4-way set associative cache, a sequential-way cache, a way-tracking cache, and a way cache respectively.

• 대한임베디드공학회논문지
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• 제13권3호
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• pp.125-131
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• 2018

STT-RAM is attracting as a next generation Non-volatile memory for replacing cache memory with low leakage energy, high integration and memory access performance similar to SRAM. However, there is problem of write operations as the other Non_volatile memory. Hybrid cache memory using SRAM and STT-RAM is attracting attention as a cache memory structure with lowe power consumption. Despite this, reducing the leakage energy consumption by the STT-RAM is still lacking access to the Dynamic energy. In this paper, we proposed as energy management method such as a way-selection approach for hybrid L2 cache fo SRAM and STT-RAM and memory selection method of write/read operation. According to the simulation results, the proposed hybrid cache memory reduced the average energy consumption by 40% on SPEC CPU 2006, compared with SRAM cache memory.