• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.11A
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• pp.1652-1660
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• 2000

본 논문에서는 DS/CDMA (Direct Sequence/Code Division Multipe Access) 시스템에서 임시 판정 함수로서 연판정 함수와 경판정 함수를 적용한 파이프라인화된 직렬 간섭 제어 구조(PSIC, Pipelined Successive Interference Cancellation)의 성능을 수식적으로 분석하고, 모의 실험을 통하여 검증한다. PSIC 구조는 다단 직렬 간섭 제거 구조(MSIC, Multistage Successive Interference Cancellation)가 가지는 복호지연(decoding delay)의 문제를 해결하기 위해 파이프라인 구조를 MSIC에 적용한 것이다. 제안된PSIC 구조는 하드웨어의 복잡도(hardwar complexity)를 희생하여 비트 오율(BER, Bit Error Rate)의 증가 없이 MSIC에서 발생하는 복호 지연을 줄일 수 있다. 또한 제안된 PSIC 구조에서 연판정 함수와 경판정 함수를 각 간섭 제거 단(Cancellation stage)에서의 임시 판정 함수로 사용하여 얻게 되는 PSIC 구조들의 성능을 비교한다. 분석 및 실험 결과에 의하면 제안되 PSIC 구조에서는 경판정 함수를 사용할때의 성능이 연판정 함수를 사용할때의 성능보다 우수함을 알 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.21 no.7
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• pp.1814-1819
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• 1996

This paper describes a dnw serial interface system which uses comma free code. Typically parallel 25 pin cable and connectors are used to transfer and receive the data between digital systems such as HDVCR, D3VTR and HDTV Receiver.The coaxial cable is more desirable for consumer product applications and also for studio applications where long signal paths and switching are requeired. This serial data trasfer technique is possible the error detection and the self synchronization, also easy edge insertion for PLL control. It is also cost effective because is does not requeire RF PLL, scrambling, and NRZI hardware.

• Electronics and Telecommunications Trends
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• v.12 no.4 s.46
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• pp.52-69
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• 1997

정보 고속화(Information Super-Highway)를 위하여 요구되는 매우 많은 양의 데이터를 전송하기 위해 제안된 한 해결책이 ATM(비동기 전송 모드)으로, ATM은 데이터를 전송하는데 우수한 방법이 되지만 사무실이나 가정의 모든 디바이스를 연결하기에는 가격이 너무 비싸다. 이에 가격이 저렴할뿐만 아니라 ATM 네트워크와 홈 네트워크 사이에 중개 역할을 하기에 ATM 과 충분히 유사한 패킷 구조를 가지고 있어 ATM을 위한 상호 보완적인 디바이스 접속 기술이 될 수 있는 IEEE 1394 고성능 직렬 버스가 컴퓨터와 전문가 및 일반인용 전자 제품을 위한 디지털 데이터의 전송에 대변혁을 일으키고 있다. 본 고에서는 확장성이 있는 구조 및 유연한 peer-to-peer 토폴로지에 의해 컴퓨터와 하드 드라이버로부터 디지털 오디오 및 비디오 하드웨어에 이르기까지 각 디바이스들을 연결하는 이상적인 디지털 접속 기술로 부상하고 있는 IEEE 1394 고속 직렬 버스의 특징과 기술 동향을 고찰함으로써 향후 이 분야의 기술 개발에 활용하고자 한다.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.27-29
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• 2010

본 논문은 DMX-512 프로토콜에서 모든 조명등을 직렬 연결하는 주소 자동할당(Address Auto-Allocation) 방안을 소개한다. 조명 산업의 통신 표준인 DMX512(ANSI E1.11) 프로토콜은 기본적으로 조명등을 구별할 수 있는 주소가 필요하다. 기존의 방식은 이 주소를 조명등에 어떠한 형태(DIP Switch, EEPROM에 저장)로든 할당하고 서로를 구별하여, DMX512 통신 데이터에서 자신의 색상 데이터를 얻을 수 있다. 또한, DMX512 프로토콜의 전기적인 특성상 조명등 32대 마다 분배기가 필요하다. 본 논문은 DMX512 프로토콜에서 모든 조명등을 직렬로 연결하여 주소 자동할당 기능을 갖게 함으로써 단말기 주소 부여에 대한 불편함을 해소하고, 분배기의 사용 또한 필요 없게 하였다. 본 논문에서 제안한 방안을 반도체 LED 조명등에 적용하여 ON-OFF제어, 디밍제어, 순차제어, 무지개제어 등이 동작하는 것을 확인하였다.

• Proceedings of the KIPE Conference
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• 2016.11a
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• pp.41-42
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• 2016

배터리 에너지 저장 시스템이나 태양광 발전 시스템은 흔히 용량 확장, 신뢰성 향상, 효율 향상 등을 목적으로 계통연계형 인버터를 다수 모듈형으로 병렬 구성하게 된다. 이렇게 DC전원을 공유하면서 인버터 출력단을 하나로 묶어 운전하는 경우에 순환전류가 문제가 될 수 있는데, 계통주파수에 해당하는 위상 차 뿐만 아니라 수 kHz의 동기화 되지 않은 PWM 캐리어 위상 차에 의해서도 순환전류가 발생할 수 있다. 따라서 본 논문에서는 PWM 동기화를 위하여, PEBB(Power Electronics Building Block) 개념을 사용하는 다수 대의 인버터가 직렬 또는 병렬로 구동될 때, 직렬 통신을 이용하여 PWM 캐리어들을 정밀하게 동기화 시키는 실용적인 방법에 대해서 제안하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.903-906
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• 2009

In this contribution, we designed a serial port interface (SPI) suitable for embedded systems, especially for Bluetooth baseband. Proposed architecture is compatible for the APB bus in AMBA bus architecture. The 8-bit design of the SPI module is in charge of transferring the data and the instructions between the external devices and the coprocessors. We adopted the cyclic redundancy check method for the error correction. Also, we provided the interface for multimedia cards. The designed SPI module was automatically synthesized, placed, and routed. Implementation was performed through the Altera FPGA and well operated at 25MHz clock frequency.

• The Journal of the Korea institute of electronic communication sciences
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• v.9 no.7
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• pp.761-766
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• 2014

This study performs the analytical investigation of the oscillation voltages at the tanks of the series tuned varactor incorporating balanced common-drain, and common-gate Colpitts VCO which are able to work even at the sub-1V power supply voltages. The results the investigation predicts is verified by the simulation on the circuit behaviors of the two VCOs. The analytical investigation finds that the series tuned varactor incorporating balanced common-gate VCO generates greater oscillation voltage at the tank than the series tuned varactor incorporating balanced common-drain VCO does, which in turn is more suitable for generating the low phase noise oscillation signal from the sub-1V supply voltage than the series tuned varactor incorporating balanced common-drain VCO.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.119-122
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• 2007

In this paper, we propose the method of hardware-design for the division operation of image frame-unit processing in mobile phone camera. Generally, there are two types of the data processing, which are the parallel and serial type. The parallel type makes it possible to process in realtime, but it needs significant hardware size due to many comparators and buffer memories. Compare the serial type with the parallel type, the hardware size of the serial type is smaller than the other because it uses only one comparator, but serial type is not able to process in realtime. To use the hardware resources efficiently, we employ the serial divider since frame-unit operation for image processing does not need realtime process. When compared with both in the same bit size and operating frequency, the hardware size of the serial divider is approximately in the ratio of 13 percentage compared with the parallel divider.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.3C
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• pp.64-68
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• 2005

Reed-Solomon code is one of the most versatile channel codes. The encoder can be implemented with two famous structures: ordinary and bit-serial. The ordinary encoder is generally known to be complex and fast, while the bit-serial encoder is simple and not so fast. However, it may not be true for a longer codeword length at least in VHDL implementation. In this letter, it is shown that, when the encoder is implemented with VHDL, the number of logic gates of the bit-serial encoder might be larger than that of the ordinary encoder if the dual basis conversion table has to be used. It is also shown that the encoding speeds of the two VHDL implemented encoders are exactly same.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11C
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• pp.892-897
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• 2008

In this paper, a new architecture for digit-parallel/bit-serial GF$(2^m)$ multiplier with low latency is proposed. The proposed multiplier operates in polynomial basis of GF$(2^m)$ and produces multiplication results at a rate of one per D clock cycles, where D is the selected digit size. The digit-parallel/bit-serial multiplier is faster than bit-serial ones but with lower area complexity than bit-parallel ones. The most significant feature of the proposed architecture is that a trade-off between hardware complexity and delay time can be achieved.