• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.33-35
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• 2000

본 논문에서는 몽고메리 알고리즘과 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다. 이 프로세서는 제어장치, 입출력 시프트 레지스터, 시주 연산 장치 등 3개의 영역으로 나누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다.

• 전자공학회논문지SC
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• 제41권6호
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• pp.27-35
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• 2004

유한 필드, 즉 Galois 필드는 에러 정정 코드, 디지털 신호처리, 암호법(cryptography)와 같은 광범위한 응용 분야에 사용되고 있다. 이 응용들은 종종 GF(2/sup m/)에서 지수제곱 연산을 필요로 한다. 기존에 제안되었던 방법들은 지수제곱 연산을 반복, 순환적인 곱셈으로 구현하여 계산시간이 많이 걸리거나, 또는 구현 시 하드웨어 구조가 복잡하여 하드웨어 비용이 큰 경우가 많았다. 본 논문에서는 지수제곱 연산을 하는 효과적인 방법을 제안하고 이를 VHDL로 구현하였다. 이 회로는 지수의 각 비트에 해당하는 곱셈 항들을 계산하고 이 들을 곱함으로써 지수제곱 연산을 계산한다. 과거에는 이 알고리즘이 원시 다항식의 근의 지수제곱 연산을 계산하는 데 사용되는 것으로 국한되어 있었으나, 본 논문에서는 이 알고리즘을 GF(2/sup m/)의 임의의 원소의 지수제곱 연산으로 확장하였다.

• 한국통신학회논문지
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• 제23권4호
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• pp.1024-1034
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• 1998

정보통신망에서 사용하는 공개키 암호시스템은 대부분 지수 연산을 사용한다. 하지만, 암호시스템은 안전성을 고려한 큰 수의 지수 연산을 사용하기 때문에 많은 계산 량과 준비시간을 요구한다. 이러한 문제점을 해결하기 위하여 모듈러 감소 연산에서 Montgomery, Yang, Kawamura 등이 사전계산 방법, 중간계산, 그리고 테이블을 사용하는 방법을 제안하였으며, 지수 연산에서 Coster, Brickel, Lee 등이 addition chain, window, 그리고 고정된 수를 사용하는 경우 사전 계산을 하는 방법을 제안하였다. 본 논문에서는 sparse 소수를 사용한 모듈러 감소 연산 방법을 제안하고 지수연산시 계산 량을 줄이는 방법을 제안한다. 이는 이산대수 방식의 암호시스템에서 매우 효과적으로 적용할 수 있다.

• 정보보호학회논문지
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• 제10권4호
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• pp.3-11
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• 2000

본 논문에서는 몽고메리 알고리즘을 사용하여 모듈러 곱셈을 빠르게 수행하는 선형 시스톨릭 어레이를 설계하고, 이 곱셈기와 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다 이 프로세서는 제어장치, 입출력 시프트 레지스터, 지수 연산 장치 등 3개의 영역으로 나 누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다. 메시지 블록의 길이 n=512일 때 설계된 지수 연산 프로세서의 지연 시간은 59.5ms이다. 설계된 모듈러 지수 연산 프로세서는 RSA 칩(chip)에 이용될 수 있을 것이다.

• 정보보호학회논문지
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• 제23권3호
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• pp.561-566
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• 2013

본 논문은 Torus-Based-Cryptosystem 중 $T_2(p)$ 에서 부채널공격을 방지하는 효율적인 지수 연산방법을 제안한다. 제안한 지수 연산방법은 일반적인 지수 연산보다 더 효율적일 뿐만 아니라 제곱과 곱셈 연산의 계산량 차이를 없게하여 SPA 공격에 안전하다. 또한 상군(quotient group)의 특성을 이용하여 지수 연산시 메시지를 난수화하여 제1차 DPA 공격도 방어할 수 있다.

• 한국감성과학회:학술대회논문집
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• 한국감성과학회 1999년도 추계학술대회 논문집
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• pp.145-149
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• 1999

본 연구에서는 20 대 남자 대학생 45 명에게 세단계의 난이도를 갖는 덧셈연산을 수행하게 하여 반복 연산 스트레스를 유발시켰고, 각각의 피검자들로부터 생체신호를 측정하였다. 측정된 생체신호로부터 8 개의 감성 파라메터를 추출하였다. 연산스트레스의 감성지수화를 위하여 세단계의 감성지수 인식 시스템을 구성하였으며 각 단계의 감성지수 판별을 위하여 선형 판별 알고리즘을 이용하였다. 판별성능 분석은 Cross Validation 을 통하여 수행하였으며 연산스트레스의 감성지수 인식율은, 학습용 데이타에서는 77.66% Cross Validation 에서는 63.02%의 일반화된 감성지수 인식성능을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1505-1508
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• 2005

본 논문에서는 그리드 컴퓨팅 환경에서 연산자원의 성능지수를 사용한 작업할당 기법에 관해 연구하였다. 제안한 연산자원의 성능지수를 사용한 작업할당 기법은 작업을 할당하기 전에 작업을 할당하기 위한 연산자원(프로세서)의 성능지수를 구하고, 이를 바탕으로 작업할당을 수행한다. 연산자원의 성능지수를 사용한 작업 할당 기법은 동적으로 변화하는 그리드 컴퓨팅 환경에서 보다 더 효과적인 작업할당 방법이다. 성능지수를 고려한 작업할당 방법이 고려하지 않은 방법에 비해 3 차원 Euler 방정식을 이용한 CFD 연산 작업의 연산시간을 단축함을 $K{\ast}Grid$ 환경에서 실험으로 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.194-197
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• 2007

본 논문에서는 모바일용 3차원 그래픽 라이팅 엔진을 위한 부동소수점 멱승기클 제안한다. 3D 그래픽의 라이팅 과정은 연산량이 많고, 복잡하기 때문에 각 연산 유닛들이 저비용으로 빠르게 연산을 수행해야 한다. 본 논문에서 제안한 멱승기는 처리율을 높이기 위해 파이프라인 구조를 사용하였으며, $10^{-4}$의 정확도를 만족한다. 전체 구조는 5 stage로 구성되며, 크게 로그연산기와 지수연산기로 이루어져 있다. 일반적으로 로그연산기는 정확도를 높이기 위하여 큰 롬 테이블을 사용하는데, 이는 많은 면적을 차지하게 된다. 이러한 롬 테이블 면적 문제를 해결하기 위하여 Newton method을 사용하여 롬 테이블의 사이즈를 줄였다. 또한 오일러 상수를 밑으로 하는 지수연산기도 입력 비트의 크기를 줄이고, 테이블의 개수를 늘림으로써 롬 테이블의 크기를 줄였다. 지수연산의 밑은 부동소수점 포맷으로 [0, 1]의 범위를 가지며, 승은 정수 포맷으로 [0, 128]의 범위를 갖는다. Magnachip $0.18{\mu}m$ 공정에서 100Mhz의 동작주파수를 만족하였으며, 약 16k gates을 차지한다.

• 전자공학회논문지SC
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• 제47권1호
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• pp.42-46
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• 2010

정보보안을 위한 암호화는 종종 Galois Field 상에서 산술 연산의 형태로 이루어진다. 본 논문은 Galois Field 상에서 산술 정보의 지수 연산 처리를 효과적으로 수행하는 방법을 제안한다. 특히 기존의 비트별 병렬 처리 지수 연산기에서 게이트 카운트가 큰 요소를 제거하고, 시스템 상수를 효과적으로 사용하도록 개량함으로써, m 값이 큰 경우에도 고성능인 VLSI 시스템을 설계한다.

• 한국정보과학회논문지:시스템및이론
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• 제33권1_2호
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• pp.62-68
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• 2006

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산근 곱셈과 지수승 연산 등이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨어 구조 개발이 중요하다. 본 논문에서는 GF($2^m$)상의 MSB-우선 곱셈 연산을 위한 효율적인 비트-시리얼 시스톨릭 곱셈기를 구현하였다. 제안된 곱셈기는 지수 연산기의 핵심 회로로 사용될 수 있으며 기존의 곱셈기들과 비교하여 보다 적은 입력-단자의 수와 공간-시간 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성, 단 방향 자료 흐름을 가지기 때문에 VLSI 칩과 같은 하드웨어로 보다 쉽게 구현할 수 있다.