• 전자공학회논문지
• /
• 제52권10호
• /
• pp.33-46
• /
• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 한국의학물리학회지:의학물리
• /
• 제19권1호
• /
• pp.42-48
• /
• 2008

최근 첨단 과학의 발달과 함께 인체조직에 대한 적용도가 뛰어난 소재가 개발되어 초소형의 이식형 장치가 개선되어감에 따라 전력공급방법의 다양한 연구가 이루어져 유도코일을 이용하여 무선으로 전력을 전송하는 장치가 연구되어오고 있다. 이에 저자는 이론적으로 효율이 100%인 E급 전력증폭기를 사용하여 $2{\sim}30mm$의 공극거리에서 가장 이상적인 주파수를 1MHz로 설정하여 제작하였고, 직경 46mm의 송수신 코일을 이용하여 코일의 비정렬에 대한 전송율이 이격거리가 10mm일 때, 20% 감소되었다. PLL을 사용하여 주파수추적동조법으로 공극거리 15 mm 이내에서는 완만하게 20% 정도의 에너지 전송효율을 얻을 수 있었다. 또한 최적의 공진거리에서 50 mA 정도의 출력전류가 얻을 수 있다는 것은 초소형 전기 자극기와 같은 이식형 장치를 동작시키는데 구동 전력으로 가능하다는 것을 알 수 있었다.

• 한국전자파학회논문지
• /
• 제28권1호
• /
• pp.49-60
• /
• 2017

본 논문에서는 임의의 정지궤도 위성의 고출력증폭기(120 W급) 후단에 구성되는 X-대역 원통형 도파관 캐비티 필터의 고전력 핸들링 능력을 연구하고, 그 결과를 제시하였다. 필터의 차수는 6차로 정하였고, 공진기 크기를 원형통 캐비티 모드 차트로부터 도출한 후, 필터의 물리적인 기본 형상을 설계하였다. 이차 전자모델(SEM)인 전자수 진화 시뮬레이션 방법과 전압배율인자(VMF) 방법을 이 필터에 적용하여 멀티팩터(multipactor) 마진을 분석하고 비교하였다. 이 결과, VMF 방법이 전자수 진화 시뮬레이션 방법보다 더 낮은 멀티팩터 임계값을 제공하는 것으로 나타났다. VMF 방법으로 얻은 멀티팩터 분석 마진 값을 유럽표준(ECSS)에서 정하는 기준 마진(단일 캐리어의 경우 8 dB)과 비교하여 실제 시험이 필요하다고 판단하였고, 유럽우주기구(ESA) 시설에서 수행된 시험에서 540 W까지 RF 신호를 입력하였을 때 멀티팩터가 발생하지 않음을 확인하였다. 따라서 분석과 시험을 통하여 X-대역 원통형 도파관 캐비티 필터는 정지궤도에서 운용에 필요한 충분한 고전력 취급 능력이 있음을 보였다.

• 한국인터넷방송통신학회논문지
• /
• 제19권6호
• /
• pp.175-181
• /
• 2019

소형 레이더 센서에 적용할 목적으로 W-대역의 핵심부품인 MMIC 칩을 송신기 특성에 맞게 국내설계하고 0.1㎛ GaAs pHEMT 공정으로 제작하여 이를 해외 구매한 MMIC 칩과 성능 비교하였으며, 국내개발 MMIC 중에서 저잡음 증폭기의 잡음지수, 스위치의 삽입손실 그리고 하향변환 혼합기 MMIC 칩의 이미지제어 성능은 상용칩 보다 우수한 특성을 보임을 확인할 수 있었다. 국내개발 MMIC 칩을 W-대역의 도파관 저손실 전이구조 설계 및 임피던스 정합을 통해 송신부 및 수신부에 적용하여 제작 후 성능 검증하였으며, 제작한 송신부 출력은 26.9 dBm로 측정되어 분석 결과보다 우수한 결과를 보였고 수신부의 잡음지수는 9.17 dB로 분석 결과와 근사한 측정 결과를 보였다. 결과적으로 형 레이더 센서의 송수신기에 국내 개발 MMIC 칩을 적용하는 경우, 해외 구매 MMIC 칩 적용 시보다 성능이 향상될 것으로 기대된다.

• 한국통신학회논문지
• /
• 제30권10A호
• /
• pp.922-929
• /
• 2005

본 논문에서는 직접대역 확산 통신 기법을 사용하는 이동통신 시스템에서 하향링크상의 무선신호를 이용하여 오버헤드 채널상의 정보를 취득하고 이 정보를 이용하여 파일롯 채널을 생성함으로써 기지국 간 하드핸드오프를 가능하게 하는 적응형 파일롯 비콘 장치를 제안한다. 본 적응형 파일롯 비콘 장치는 무선 신호 중에서 파일롯 채널 만을 선별하여 생성 및 전송하므로 상대적으로 낮은 전력으로 서비스가 가능하며, CDMA 수신부에서 하향링크상의 파일롯 채널로부터 기지국의 시간동기 및 주파수 동기를 획득하여 장치의 오프셋을 보정하므로 GPS에 의한 시간동기가 필요하지 않으며 기지국 순방향 신호의 수신이 가능한 임의의 장소에 설치가 가능한 장점이 있다. CDMA수신기에서 하향링크 파일롯 신호를 탐색하는 파일롯 서처는 FPGA와 DSP를 이용하며, FPGA에서 구현된 파일롯 서처는 초기동기 획득용으로 사용되곤 DSP에서 구현되는 파일롯 서처는 비콘장치의 클럭과 기지국 장치의 클럭사이에 발생하는 오프셋 오차를 보정하는 역할을 수행한다. 적응형 파일롯 비콘 장치의 CDMA 송신부는 CDMA 수신부에서 취득한 파일롯 채널의 시간정보인 타임오프???V을 이용하여, 기지국에 동기된 하향링크 파일롯 신호를 생성한다. FIR필터를 통하여 출력된 1차 중간주파신호는 RF모듈웨서 상향변환된 후 고출력증폭기와 안테나를 통하여 방사하게 된다.

• 대한전자공학회논문지TC
• /
• 제49권8호
• /
• pp.1-11
• /
• 2012

직교코드를 다중화하여 데이터 비트열을 확산시켜 전송하는 멀티코드 대역확산 통신 시스템은 고속의 데이터 전송에도 높은 확산이득을 유지할 수 있다는 장점이 있다. 그러나 여러 코드의 합을 더해서 전송하는 송신기의 구조 상 송신기 출력의 진폭 변화가 커서 선형성이 좋은 증폭기가 요구된다는 단점이 있다. 이러한 단점을 극복하기 위하여 Walsh 코드를 확산코드로 사용하고 부호화 하는 방식을 사용하여 송신기 출력의 진폭을 일정하게 만드는 시스템이 제안되었으며, 최근에는 확장 m-시퀀스를 확산코드로 사용하는 정진폭 멀티코드 대역확산 통신 시스템이 제안되어 있다. 이 시스템에서 전체 코드집합을 4개로 분할하여 코드 선택을 하고 부호화하는 방식을 사용하면 송신기의 구조가 간단해지고 수신기에서 복호를 위한 연산량이 크게 감소한다. 코드집합 분할 방식을 적용한 확장 m-시퀀스 기반 시스템에서 정진폭 부호화를 위해 송신기에서 추가로 전송하는 동반 코드를 수신기에서 검출하여 다른 코드와 함께 패리티 검사를 함으로써 코드검출 오류를 보정하여 비트오율 성능을 개선시킬 수 있다. 본 논문에서는 기존에 제안된 패리티 검사 기반 수신기에 비해 비트오율 성능이 우수한 개선된 패리티 검사 기반 수신기 구조를 제안하고, 시뮬레이션을 통하여 성능을 비교 분석하였다.

• 전자공학회논문지 IE
• /
• 제47권4호
• /
• pp.18-27
• /
• 2010

본 논문은 회전체의 진동 데이터를 효율적으로 획득하기 위해 데이터 획득 시스템을 설계하였다. 데이터획득 장치는 필터와 증폭기로 구성한 아날로그 로직과 ADC와 DSP, FPGA, FIFO 메모리를 갖고 있는 디지털로직으로 구성하였다. 센서로부터 회전체의 진동신호는 아날로그 로직을 통과하여 FPGA에 의해 제어되고, 그 신호는 ADC를 통해 변환되고 FIFO 메모리에 저장하였다. 디지털 선호 처리는 FPGA 제어어의해서 FIFO 메모리에 들어온 데이터를 이용하여 DPS에서 신호처리를 수행할 수 있도록 구성하였다. 회전체 진동을 진단 및 분석하기 위한 진동 요소는 데이터 선호로서 실수 변환, Peak to Peak, 평균 값 산출, GAP, 디지털 필터, FFT 둥을 DSP에서 처리하고 설정된 이벤트를 추적하며, 그 결과 값을 도출하여 조기 경보 구축하였다 묘든 신호처리 과정 및 이벤트 추적은 여러 분석 단계 의해서 처리 시간이 소요되며, 특정 이벤트에 따라 처리 소요 시간에도 변동이 발생한다. 데이터 획득 및 처리는 연속적으로 실시간 분석을 수행해야 하지만, DSP에서는 입력된 신호를 처리하는 동안에 입력된 이후의 데이터에서 다음 입력처리 시간동안 획득한 데이터는 처리 될 수 없고, 특히 다수의 채널에서는 더 많은 데이터 손실이 일어날 수 있다. 따라서 본 논문에서는 데이터 손실이 적고 빠른 처리를 위하여 DPS와 FPGA을 효과적인 사용하였고, 이러한 여러 분석 단계 신호처리에서 발생되는 시간을 최소한으로 줄일 수 있는 방법으로 DSP에서 처리되는 신호단계 중 일부를 FPGA에서 처리할 수 있도록 설계 하였고 그리고 단일의 신호 처리에 의해 수행되는 분석 단계를 병렬 처리로 데이터를 실시간으로 처리하였다. 그 결과로 DSP 만으로 구성된 신호처리 보다 DSP와 FPGA로 구성된 시스템이 훨씬 빠르고 안정된 신호 처리 방법을 제시하였다.

• 전자공학회논문지
• /
• 제51권10호
• /
• pp.57-63
• /
• 2014

본 논문은 전력소모와 면적을 줄인 지연된 피드-포워드 경로를 갖는 3차 SDM 구조를 제안하였다. 제안한 SDM은 기존의 적분기 2개로 구현된 3차 SDM(Sigma-Delta Modulator) 구조를 개선하였다. 제안된 구조에서는 기존 구조의 둘째 단에 지연된 피드-포워드 경로를 삽입함으로써 첫째 단의 계수 값을 2배로 증가시킬 수 있어 기존구조에 비하여 첫째 단 적분기 커패시터($C_I$)를 1/2로 감소시킬 수 있다. 그러므로 첫째 단 적분기의 부하 커패시턴스가 1/2로 작아지기 때문에 첫째 단 연산증폭기의 출력전류는 51%, 첫째 단의 커패시터 면적은 48% 감소되어 제안한 구조는 전력과 면적을 최적화 할 수 있다. 본 논문에서 제안한 구조를 이용하여 설계된 3차 SC SDM은 $0.18{\mu}m$ CMOS 공정에서 공급전압 1.8V, 입력신호 1Vpp/1KHz, 신호대역폭 24KHz, 샘플링 주파수 2.8224MHz 조건으로 시뮬레이션 하였다. 그 결과 SNR(Signal to Noise Ratio) 88.9dB, ENOB(Effective Number of Bits) 14비트이고 SDM의 전체 전력소모는 $180{\mu}W$이다.

• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.673-684
• /
• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.

• 한국전자파학회지:전자파기술
• /
• 제14권3호
• /
• pp.20-40
• /
• 2003

고온초전도 필터의 무부하 양호도 값(unloaded Q-value)이 매우 높기 때문에, 삽입손실의 증가없이 극수(pole number)를 크게 증가시킨 대역통과 및 저역통과 필터를 제작할 수 있다(현재, 70-pole 대역통과 필터가 개발). 초전도 필터는 급준한 스컷 특성과 차단대역에 대한 양호한 감쇠수준을 얻을 수 있고, 집중상수형 공진기(lumped element resonators)를 사용하거나 지연파(slow wave) 특성을 활용하면 소형화가 가능하다. 다성분계인 산화물(oxide) 고온초전체를 에피택셜 박막 및 대면적(4-인치급) 박막으로 제조함으로서 다양한 구조의 평면형(planar type) 필터 개발뿐만 아니라, 전력처리력(power handling capability)도 향상시킬 수 있게 되었다. 최근에 고온초전도 평면형 필터는 반도체 저잡음 증폭기(GaAs-based LNA), 초소형 냉각기(mini-cooler)와 집적되어 서브-시스템화되었다. 그리고 이동통신 기지국용 수신전치부(receiver front-end) 서브-시스템으로 발전하여 통신시스템의 잡음수준과 인접한 주파수 대역에 의한 전파간섭을 현저히 줄일 수 있고, 동시에 주파수 이용효율의 향상과 통신시스템의 용량증대도 가능케 하고 있다. 본고에서는 고온초전도체 필터의 원리, 종류 및 설계법, 그리고 초전도 필터의 특징과 상품화의 요구사항에 대해 알아보고, 이동통신 기지국 수신 전치부용으로 사용되고 있는 고온초전도 필터 시스템개발과 관련된 연구 및 시장 동향의 특징들을 살펴보고자 한다.