• 예술인문사회 융합 멀티미디어 논문지
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• 제8권11호
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• pp.523-530
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• 2018

전력 변환 시스템의 고효율, 고전력 밀도를 위한 많은 연구가 활발하게 되어 왔다. 스위칭 주파수를 높임으로써 컨버터의 소형화 및 경량화를 꾀할 수 있으나 스위칭 주파수를 높이게 되면 스위칭 손실이 증가하게 된다. 따라서 스위칭 손실을 저감하기 위한 기법이 적용되어야 한다. 본 연구에서는 이 중 부가적인 회로 없이 변압기의 누설 인덕턴스와 스위치의 출력 커패시터를 이용하여 영전압 스위칭이 가능한 영전압 스위칭(Zero-Voltage Switching) 위상천이(Phase Shift) 풀 브리지 컨버터를 이용하여, 영전압 위상천이 풀 브리지 컨버터의 동작원리를 해석하고 2kW의 출력을 갖는 영전압 스위칭 풀 브리지 컨버터를 설계한다. 각 모드별 동작을 스위치 도통 상태와 전압 전류 파형으로 분석하였다. 분석 결과, 영전압 스위칭이 도통 스위치들의 각 쌍 사이의 위상 변화에 의해 최대 효율을 달성하는 것을 확인하였다. 제안된 영전압 위상천이 풀 브리지 컨버터 설계를 검증하기 위해 컴퓨터 시뮬레이션 툴인 PowerSIM사의 PSIM을 이용하여 설계된 2kW 출력 전력을 갖는 영전압 스위칭 위상천이 풀 브리지 컨버터의 성능을 확인하였고, 실험을 통해 연구의 타당성을 입증하였다.

• 대한전자공학회논문지TC
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• 제45권1호
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• pp.78-84
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• 2008

본 논문에서는 위성 DMB 시스템에서 원형편파 변환 특성을 갖는 reconfigurable 원형 링 슬롯 안테나를 제안한다. 제안된 안테나는 원형 링 슬롯과 원형편파를 발생시키기 위한 4개의 튜닝 스터브로 구성되어 있다. 슬롯과 스터브 사이 각각의 경계면에 4개의 PIN 다이오드를 실장 하였으며 각각의 PIN 다이오드는 외부 DC전압으로 인해 동작되며 RHCP(Right Hand Circular Polarization) 모드 또는 LHCP(Left Hand Circular Polarization) 모드로 동작하도록 하였다. 측정결과, 제안된 안테나는 임피던스 대역폭(VSWR${\leq}$2)이 LHCP 모드에서 570MHz(2.47-3.04GHz), RHCP 모드에서 560MHz(2.45-3.01GHz)로 나타났으며 중심주파수 2.63GHz에서의 최대 방사이득은 LHCP 모드에서 4.76dBi, RHCP 모드에서 3.1dBi를 얻었다. 또한 측정된 축비 대역폭은 RHCP, LHCP 모드에서 약 100MHz를 얻었다. 제안된 안테나는 편파변환 특성이 요구되는 환경의 위성통신, 무선랜 및 광대역 무선통신 시스템에 적합할 것으로 사료된다.

• 한국산학기술학회논문지
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• 제11권1호
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• pp.85-91
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• 2010

본 논문에서는 원형편파 변환에 적합한 정사각형 마이크로스트립 안테나를 제안하였다. 제안한 안테나는 접지면의 비대칭 U자형 슬롯의 구조적 특징으로 인하여, 90도의 위상 차이를 갖는 직교전계가 형성되어 원형편파 특성을 형성한다. 또한 비대칭 U자형 슬롯의 대칭축에 따라 원형편파의 방향을 쉽게 조절할 수 있는 장점을 가지고 있다. 비대칭 U자형 슬롯의 대칭축은 두 개의 스위칭 다이오드를 이용하여, 전압조건의 상태에 따라 좌회전편파와 우회전 편파를 각각 실험적으로 구현하였다. 측정된 원형편파의 축비는 2.46 GHz 동작주파수에서 편파방향에 상관없이 약 1.5 dB의 높은 축비특성을 보여주며, 29 MHz (약 1.2 %) 축비 대역폭을 가짐을 실험적으로 확인하였다.

• 전자공학회논문지
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• 제53권1호
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• pp.59-67
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• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 전자공학회논문지
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• 제52권5호
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• pp.51-57
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• 2015

본 논문에서는 생체 신호 처리를 위한 14비트 이상의 고 해상도를 갖는 A/D 변환기 설계를 위하여 공급 전압이 1.8V인 CMOS 델타-시그마 변조기를 설계하였다. 본 논문에서 제안하는 4차 델타 시그마 변환기는 타임 인터리빙 기술을 이용하여 회로를 시간에 따라 재구성해 연산증폭기를 재사용하는 구조를 통해 차수에 따라 4개의 연산증폭기가 필요한 회로를 2개의 연산증폭기 만으로 구동 시켰다. 또한 스위치드 커패시터 적분기 구조상의 특징인 샘플링 시간과 적분 시간의 동작에 따라 샘플링 커패시터의 크기를 조절함으로서 저항 성분으로부터 발생하는 열잡음인 KT/C 잡음을 감소시킬 수 있는 회로를 제안하였다. 제안한 델타-시그마 변조기는 Magna 0.18um CMOS n-well 1 폴리 6메탈 공정을 이용하여 제작되었으며 제작된 칩의 측정 결과 전력소모는 1.8V 전원 전압에서 $828{\mu}W$이고 샘플링 및 입력 주파수가 256KHz, 1KHz일 때 최대 SNDR은 75.7dB, DR은 81.3dB로 측정되었다. KT/C 잡음 저감 회로가 적용되지 않은 회로에서는 최대 SNDR이 72.1dB 로 측정되어 KT/C 잡음 저감 회로가 적용되었을 때 약 3dB정도의 성능 향상을 나타내었다. 회로의 FOM은 41pJ/step과 142dB로 계산되었다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.

• 마이크로전자및패키징학회지
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• 제13권3호
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• pp.9-12
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• 2006

전기도금 방법으로 유리기판 위에 제작한 코일과 영구자석을 이용하여 초소형발전기를 제작하였다. 여러 크기의 코일 구조를 설계한 마스크를 제작하고, 이를 이용하여 MEMS 코일을 제작하였다. 그 중 두께가 $7{\mu}m$ 선폭이 $20{\mu}m$ 길이가 1.6 m인 코일을 선택하여 실험하였다. 광학현미경과 SEM을 사용하여 제작된 코일의 구조를 분석하였다. 또한 모터의 회전운동을 진동운동과 유사한 선형운동으로 변환하는 진동발생시스템을 제작하였고, 자석과 코일을 진동발생장치에 설치하고 진동을 발생시키면 교류 전압이 발생한다. 0.5Hz에서 8Hz까지 진동주파수를 변화시켜 특성을 측정하였다. 발생된 전압은 3Hz에서 106mV가 발생하였고, 6Hz에서 198mV가 발생하였다. 본 연구의 목적은 쓸모없이 버려지는 진동에너지를 유용한 전기에너지로 변환하는 초소형발전기 소자를 제작하는 것이다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.1-10
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• 2006

본 논문에서는, 1.8V 8-bit 500MSPS CMOS A/D 변환기를 제안한다. 8-bit 해상도, 고속의 샘플링과 입력 주파수, 그리고 저 전력을 구현하기 위하여 Cascaded-Folding Cascaded-Interpolation type으로 설계되었다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 Digital Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위한 Averaging Resistor, SNR을 향상시키기 위한 Distributed Track & Hold를 설계하여 최종적으로 500MSPS의 A/D 변환기 출력 결과를 얻을 수가 있다. 본 연구에서는 1.8V의 공급전압을 가지는 $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 146mW로 Full Flash 변환기에 비해 낮음을 확인할 수 있었다. 실제 제작된 칩은 측정결과 500MSPS에서 SNDR은 약 43.72dB로 측정되었고, Static상태에서 INL과 DNL은 각각 ${\pm}1LSB$ 로 나타났다. 유효 칩 면적은 $1050um{\times}820um$의 면적을 갖는다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.