• 한국정보통신학회논문지
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• 제15권11호
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• pp.2444-2450
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• 2011

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1129-1132
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• 2003

본 논문에서는 위상/주파수 검출기을 설계시 문제가 되는 Reference Spur을 없게 하여 Low Noise를 구현할 수 있는 No Spike PFD(Phase Frequency Detector)를 제안한다. 위상동기루프의 특별한 형태로 차지 펌프 위상동기루프가 있다. 차지 펌프위상동기 루프는 일반적으로 3-state 위상/주파수 검출기를 이용한다. 이 3-state 위상/주파수 검출기는 기준 신호와 VCO 출력 신호의 위상차에 비례하는 디지털 파형으로 출력을 내보낸다. 차지 펌프 위상동기루프 그림 1 처럼 디지털 위상/주파수 검출기(PFD), 차지 펌프(CP), 루프 필터(LF), VCO로 구성된다. PFD 는 기준 신호와 VCO 에 의해 만들어진 출력 신호를 입력받아 각각의 위상과 주파수를 비교한다. 즉, 출력 신호가 기준 신호보다 느릴 때에는 출력 신호를 앞으로 당기기 위해서 up 신호를 넘겨주고, 출력 신호가 기준 신호보다 빠를 때에는 출력 신호를 뒤로 밀기 위해 down 신호를 넘겨준다. 차지 펌프(CP)의 전류를 Ip 라고 한다면, CP 에서 LF 로 흐르거나, LF에서 CP로 흐르는 전류 Ip의 평균량이 기준 신호와 VCO 출력 신호의 위상차에 비례하는 것이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 A
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• pp.564-566
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• 2003

전력 계통에서 안정한 전력을 공급하는 것은 매우 중요하다. 전력 계통의 오류는 전압 및 주파수를 감시함으로써 검출 가능하다. 본 논문에서는 디지털 위상 고정 루프를 이용한 전력 계통의 주파수 측정 장치를 제안하고 이를 구현한 결과를 제시하고자 한다. 제안한 주파수 측정 장치는 위상 고정 루프의 기본요소로 구성된다. 위상분별기는 배타적 논리연산을 통해 위상오차를 검출하고 위상의 앞섬 및 뒤짐의 검출이 가능하도록 설계하였으며, 전력 계통의 주파수 동특성을 고려해서 3차의 루프 필터를 설계하였다. DCO는 출력 주파수의 분해능을 고려하여 입력 신호를 정확하게 추정할 수 있도록 설계하였다. 제안한 주파수 측정 장치의 성능을 검증하기 위하여 모의실험을 통해 주파수 변동량의 측정 범위 및 정확도를 검토하였으며, FPGA와 CPU를 포함하는 하드웨어를 구현하였다. FPGA에는 Verilog HDL로 디지털 위상 고정 루프의 위상분별기와 DCO를 구현하였으며 루프필터는 소프트웨어로 구현하였다. 제안한 디지털 위상 고정 루프의 성능 검증을 위해 정밀한 함수 발생기의 출력을 인가한 후 출력 주파수를 측정한 결과 및 전력 계통에 대한 실험 결과를 제시하였다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.1-7
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• 2010

본 논문에서는 정합필터 기반의 IEEE 802.15.4a chirp spread spectrum (CSS)을 위한 새로운 주파수 오프셋 추정 알고리즘을 제안한다. 기존의 주파수 오프셋 추정 알고리즘은 연속되는 동일한 심볼 간의 차등 위상을 계산함으로서 주파수 오프셋을 추정하였다. 하지만 CSS는 긴 십볼 구간과 가드 구간을 포함하고 있어 기존의 방법으로 주파수 오프셋을 추정하였을 경우 위상 모호성이 발생한다. 특히 정합필터 기반 수신기 구조에서 위상 모호성을 해결하지 않는다면 주파수 오프셋에 의한 정현파 간섭 현상으로 정합필터의 성능이 감소하게 된다. 따라서 본 논문에서는 위상 모호성을 해결하기 위해 정수부와 소수부 주파수 오프셋 추정을 분할화 하여 주파수 오프셋을 추정하는 새로운 알고리즘을 제안한다. 제안하는 알고리즘은 sub-chirp 간 정합필터 결과의 차등 위상을 계산 한 결과와 기존의 심볼 간 차등 위상 정보를 이용하여 정수부 주파수 오프셋을 추정하여 위상 모호성을 제거 한 후, 심볼 간 차등위상 정보를 통하여 소수부 주파수 오프셋을 추정한다. 시뮬레이션 결과 제안하는 알고리즘은 정수부 주파수 오프셋 추정을 통해 위상 모호성 문제를 해결할 수 있음을 확인하였고 위상 모호성 이 발생하지 않는 경우에서도 기존의 알고리즘과 거의 통일한 성능을 보임을 확인하였다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.777-786
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• 2003

본 논문에서는 위성통신에서 사용되는 주파수 합성형 발진기에 대한 위상 잡음원을 분석하고, 주파수 합성기 출력 신호의 위상 잡음 스펙트럼 분포를 보다 더 정확히 예측할 수 있는 위상 잡음 모델을 제안하였다 기준 발진기 및 전압 제어 발진기 출력 주파수를 분주하는 분주기의 위상 잡음을 해석하고, 기준 발진기와 전압 제어 발진기 위상 잡음은 Leeson 모델을 이용하여 1/f$^2$ 이외에 다른 기울기 특성을 갖는 위상 잡음 성분들을 모델링하였다. PLL 발진기에서 각 구성 요소들에 의해 발생되거나 더해지는 잡음은 유용한 신호에 비하여 매우 작으므로 중첩의 원리를 적용하고, 선형 시스템 영역에서 주파수 합성기 회로를 해석하였다. 정립된 위상 예측 모델을 기만으로 주파수 합성기 구성 형태에 따라 각 구성 요소들의 위상 잡음 모델을 적용하여 위성통신용 주파수 합성기의 위상 잡음 스펙트럼 특성을 예측하고, 주파수 합성기를 제작하여 예측 모델과 비교 평가하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2004년도 정기총회 및 학술대회
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• pp.181-183
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• 2004

본 논문은 패킷 방식의 OFDM(orthogonal frequency division multiplexing) 시스템에서 등화기 출력과 비터비 복호기 출력을 이용한 잔존 주파수 옵셋 추정 법을 제안한다 패킷 방식의 OFDM에서는 패킷의 앞 부분의 훈련열을 이용하여 한번 추정하기 때문에 시간이 지남에 따라 추정 오차에 의한 위상 회전이 축적된다. 이러한 위상 회전의 축적을 막기 위해 등화기 출력과 비터비 복호기의 출력에서 잔존 주파수 옵셋을 추정하여 매 심볼마다 보상한다. 잔존 주파수 옵셋의 추정은 먼저 첫 번째 심복의 등화기 출력과 그것의 비터비 복호기 출력 사이에서 위상차를 구한다. 두 번째 심복의 위상차도 처음 심복과 같은 방법으로 구한다. 두 번째 구한 위상차는 이전 심볼의 위상차에서 잔존 주파수 옵셋의 영향이 더해져 있다. 이득 두개의 위상차의 차로부터 잔존 주과수 옵셋을 구할 수 있다. 이 방법은 전송된 데이터를 사용하여 추정하기 때문에 추가적인 훈련열을 사용하지 않고 매 심볼마다 보상을 할 수 있다는 장점이 있다.

• 한국정보전자통신기술학회논문지
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• 제13권2호
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• pp.123-128
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• 2020

본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다. 이는 루프필터 출력 전압을 하강하게 하여 위상고정루프 출력 주파수가 하강하게 된다. 추가된 부궤환 루프는 제안한 위상고정루프의 위상잡음 특성을 더욱 더 좋게 한다. 주파수 변화 감지 회로에 사용된 커패시터 크기는 영점을 결정하는 루프 필터 커패시터 크기와 비교하여도 아주 작은 크기이어서 칩 크기에 영향을 미치지 않는다. 제안된 저잡음 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 273fs 지터와 1.5㎲ 위상고정시간을 보여주었다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1353-1359
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• 2001

본 논문에서는 위상획득과정과 동기과정에서 trade-off 현상을 향상시킨 듀얼 위상 주파수 검출기를 제안하여 차지펌프 PLL을 설계하였다. 듀얼 위상 주파수 검출기는 상승에지에서 동작하는 POSITIVE 위상 주파수 검출기와 하강에지에서 동작하는 NEGATIVE 위상 주파수 검출기로 구성되어 있다. 제안한 차지펌프는 전류뺄셈회로를 이용하여 전류 부정합을 감소시켰으며, reference spurs와 전압제어발진기의 변동을 감소시킬 수 있도록 구현하였다. 제안한 차지펌프 PLL은 0.25$\mu\textrm{m}$ CMOS 공정을 사용하여 SPICE로 시뮬레이션 하였으며, 그 결과 1.6~1.85GHz의 넓은 동기범위를 나타내었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2024년도 춘계학술발표대회
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• pp.459-460
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• 2024

본 연구에서는 노이즈가 있는 신호에서 코릴레이션과 위상자를 이용해 특정 주파수 성분의 세기와 위상을 검출하고 시간 지연이 있는 두 개의 신호에서 위상차를 통해 시간 지연을 추정하는 알고리즘을 제시하였으며 마이크로폰 어레이와 증폭 회로를 구성하여 단일 주파수 음원의 시간 지연 추정을 구현하였다. 이는 단일 주파수 신호의 시간 지연을 검출하는데 있어 기존의 방식들에 비해 단순하며 보다 자원이 한정적인 임베디드 시스템에서 사용될 수 있을 것으로 예상된다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.344-345
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• 2020

본 논문에서는 계통연계형 시스템에서 계통 주파수 변동이 발생할 경우 계통 전류 왜곡 보상을 위한 주파수 적응형 위상기반 반복제어기의 설계기법에 대하여 기술한다. 기존의 반복제어기를 적용한 경우 계통 주파수 변동 시 주파수 변동에 따라 제어 성능이 보장되지 않는다는 단점이 있다. 이를 보완하기 위해 PLL로 추정된 계통 위상각을 이용한 반복제어기의 메모리 할당을 통해, 주파수 변동에 대응이 기능한 위성 기반 반복제어기의 설계 방법을 제안하였으며, 모의실험을 통해 그 성능을 검증하였다.