• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.795-797
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• 2013

본 논문에서는 지문센서 칩에서 추출된 건조한 지문이미지의 질을 향상시키기 위한 전하분할 방식의 용량성 회로를 제안하고 있다. 건조지문에서 지문표면의 저항이 크므로 이미지의 질에 저하를 가져온다. 건조지문에서 양질의 이미지를 획득하기 위해 수정된 회로가 제안되어 있고 이 회로는 센서표면에서 전하를 제어하기 위한 부가적인 센서플레이트를 적용하고 있다. 제안된 회로는 0.35마이크론 표준 CMOS 공정에서 검증되었다.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1343-1348
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• 2011

본 논문에서는 개선된 회로를 적용한 용량성 센서용 저전력 전하분할 방식의 지문센서 감지회로를 제안하고 있다. 제안된 회로는 기존회로에 비하여 전력소모를 크게 줄이고 융선과 골간의 감지전압차를 확대하였다. 설계된 회로는 40MHz 동작주파수, 3.3V 전원에 $0.35{\mu}m$ 표준 CMOS 공정 파라미터를 적용하여 시뮬레이션을 실시하였다. 검증결과 47% 전력소모 감소를 보였고 융선과 골간의 감지 전압 차에 있어서 90% 증가를 나타내었다. 제안된 회로는 면적의 증가 없이 기존 픽셀 레이아웃에 구현되었다.

• 한국컴퓨터산업학회논문지
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• 제4권12호
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• pp.1013-1020
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• 2003

본 논문에서는 소형변압기에 적용되는 절연재료의 전기적 신뢰성을 평가하기 위하여 시간변화에 따른 방전전하량 특성을 조사하였다. 10[kV]의 교류전압을 인가한 후 $\pm$5[V]의 전압으로 변환시켜 A/D변환기를 통해 컴퓨터로 데이터를 저장하였으며 인가된 파형의 한주기 및 방전전하량 값을 64개로 분할하고 10초 동안 발생한 전하량을 위상별로 누적하였다. 이 값들을 분석한 결과, 전압인가시간이 증가함에 따라 방전발생빈도수 및 총 방전전하량은 감소하였으며 평균 방전전하량의 변화폭이 완만해짐을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 추계학술대회 논문집 전기물성,응용부문
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• pp.29-31
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• 2001

본 논문에서는 고속철도 주변의 상용주파수(60 Hz) 대역의 전계 해석에 촛점을 두고 경계분할법의 일종인 전하중첩법과 표면전하법을 사용하여 선로주변의 전계 계산을 수행하였다. 계산 결과 지상 1m 열차 플랫폼 주변에서의 전계값은 0.5kV/m 이하로써 국제비전리방사보호위원회 (ICNIRP)의 권고 기준인 4.167kV/m를 충분히 만족함을 알 수 있었으며 사용자 편의를 위해 전계 해석용 프로그램을 윈도우 환경하에서 MFC를 이용하여 개발하였다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2002년도 종합학술발표회 논문집 Vol.12 No.1
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• pp.375-379
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• 2002

본 논문에서는 수 만개이상의 미지수를 필요로 하는 복잡한 3차원 구조에서의 정전용량 추출을 위한 고속화 알고리즘(Fast mutilpole method)과 결합한 효과적인 적응 삼각요소 분할법(Adaptive triangular mesh refinement algorithm)을 제안하였다. 요소세분화과정은 초기요소로 전하의 분포를 구하고, 전하밀도가 높은 영역에서의 요소세분화를 수행하여 이루어진다. 제안된 방법을 이용하여 많은 미지수를 필요로 하는 IC packaging 구조에서의 정전용량을 추출하였다.

• 한국전자파학회논문지
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• 제14권1호
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• pp.27-32
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• 2003

본 논문에서는 수 만개 이상의 미지수를 필요로 하는 복잡한 3차원 구조에서의 정전용량 추출을 위한 고속화 알고리즘(Fast mutilpole method)과 결합한 효과적인 적응 삼각요소 분할법(Adaptive triangular mesh refinement algorithm)을 제안하였다. 적응 삼각요소 분할법은 3차원 물체의 표면을 초기요소로 분할하여 전하의 분포를 구하고, 전하밀도가 높은 영역에서의 요소세분화를 수행하여 이루어진다. 제안된 방법을 이용하여 많은 미지수를 필요로 하는 68-pin cerquad package구조에서의 정전용량을 추출하였다.

• 전기전자학회논문지
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• 제26권3호
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• pp.500-505
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• 2022

본 연구에서는 새로운 구조의 dual gate tri-layer split channel 박막트랜지스터를 제작하였다. 전류 구동 능력을 향상시키기 위해 액티브 층의 양쪽에 게이트를 형성하였고 전하이동도를 증가시키기 위하여 액티브 층에서 채널이 형성되는 구간인 첫번째 층과 세번째 층에 전도성이 높은 ITO 층을 배치하였다. 추가적으로 분할 채널을 이용하여 채널의 series 저항을 낮추면서 분할한 채널의 측면에서도 accumulation을 유도하여 전하이동도를 향상시켰다. 기존의 single gate a-ITGZO 박막트랜지스터가 15 cm²/Vs의 전하이동도를 가지는 반면 dual gate tri-layer split channel 박막트랜지스터는 134 cm²/Vs의 높은 전하이동도를 가졌다.

• 센서학회지
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• 제14권1호
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• pp.28-32
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• 2005

In this paper, a CMOS integrated detection circuit for capacitive type fingerprint sensor signal processing is described. We designed a detection circuit of charge-sharing sensing scheme. The proposed detection circuit increases the voltage difference between a ridge and valley. The test chip is composed of $160{\times}192$ array sensing cells (12 by $12.7{\;}mm^{2}$). The chip was fabricated on a 0.35 m standard CMOS process. Measured difference voltage between a ridge and valley was 0.95 V.

• 한국통신학회논문지
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• 제29권4A호
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• pp.466-471
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• 2004

반도체 방식의 용량형 지문인식센서의 신호처리를 위한 개선된 회로를 설계하였다. 최 상위 센서플레이트가 지문의 굴곡을 감지한 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서플레이트에 존재하는 기생용량을 최소화하고 융선(ridge)과 계곡(valley) 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그버퍼회로를 설계하였다. 센서전압과 기준전압 신호를 비교하기 위해서 비교기를 설계하였다. 제안된 신호처리회로는 0.3$\mu\textrm{m}$ 표준 CMOS 공정으로 레이아웃을 실시하였다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.109-114
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• 2004

본 논문에서는 반도체 방식의 직접 터치식 용량 형 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서 플레이트에 존재하는 기생용량을 제거하고 융선과 계곡 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호 처리회로는 0.35마이크론 표준 CMOS 공정에 의해 레이아웃 되었다.