• 대한전자공학회논문지SD
• /
• 제37권8호
• /
• pp.35-41
• /
• 2000

$LiTaO_3$ 단결정 시료의 초전특성에 대한 주파수 의존성을 dynamic 방법을 이용하여 조사하였다. 2 ~ 1000Hz 주파수 범위에서 $LiTaO_3$ 단결정 시료의 전압응답을 부하 저항의 크기에 따라 초전전압영역 ($U_{PV},\;R_L=17.3G{\Omega}$) 과 초전전류영역 ($U_{PV},\;R_L=1M{\Omega}$) 으로 분류하여 측정하였다. 초전전류영역의 전압응답에 의존하는 초전계수는 40 Hz에서 최대값 $1.56{\times}10^{-8}C/cm^2{\cdot}K$를 나타내었고, 전압감도와 검출능을 위한 재료평가지수는 각각 최대값 $10.8{\times}10^{-11}C{\cdot}cm/J$ 과 $13{\times}10^{-7}C{\cdot}cm/J$을 나타내었다. 전압감도는 초전전압영역의 전압응답에 의존하여 2 Hz에서 488V/W 의 최대값을 나타내었다. 잡음등가전력과 비검출능은 40 Hz에서 각각 최소값 $3.95{\times}10^{-10}W/{\sqrt}Hz$와 최대값 $5.6{\times}10^8cm{\cdot}{\sqrt}Hz/W$이었다.

• 전자공학회논문지S
• /
• 제35S권10호
• /
• pp.144-155
• /
• 1998

임의의 잡음 환경에서 신호 대 잡음비 (SNR; signal-to-noise ratio) 를 최대화하는 어레이 안테나 소자의 최적 가중치들은 안테나의 설계 구조와 안테나로 유입되는 표적 및 간섭 신호의 방향에 의해 결정된다. 신호 대 잡음비를 최대화시키는 방법을 이용한 기존의 부엽제거기법들은 고-전력 간섭 신호시 주 안테나의 부엽으로 수신된 간섭 신호가 매우 커서 주 안테나 수신 시스템을 포화시키므로 수신 신호 성분이 손실된다. 본 논문에서는 강한 간섭 신호에 의해 주 안테나 수신 시스템이 포화되는 것을 막기 위해 수신기 전단에서 강한 간섭 신호를 일차적으로 제거하는 적응 영 조정 기법(adaptive nulling)을 주 안테나에 적용한다. 또한, 제거할 간섭 신호를 충분히 획득하기 위해 간섭 신호 방향 적응 어레이 기법(adaptive array)을 보조 안테나에 적용한다. 제안한 부엽제거기법은 이 주/보조 안테나의 출력을 부엽제거기(SLC; sidelobe canceller)의 입력으로 사용한다. 적응 영 조정기와 적응 어레이의 결합으로 구성된 제안한 부엽제거기는 강한 간섭 신호에 의해 주 안테나 수신 시스템이 포화되는 것을 막음으로서 주어진 모의 실험 신호에 대해 기존의 부엽제거기들보다 부엽에서 평균 7 dB, 주빔 근처에서 약 20 dB 이상의 신호 대 잡음비를 개선하였다.

• 대한전자공학회논문지SD
• /
• 제43권6호
• /
• pp.53-61
• /
• 2006

고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

• 대한전자공학회논문지SD
• /
• 제37권12호
• /
• pp.60-69
• /
• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 대한전자공학회논문지TC
• /
• 제46권2호
• /
• pp.27-37
• /
• 2009

센서 네트워크를 구성하는 센서 노드들은 제한된 배터리 용량을 가지고 있으며 한번 배치되면 추가적인 에너지 공급이 어렵기 때문에 노드의 소비 전력을 최소화하기 위한 연구가 중요하다. 많은 연구 중 클러스터링 기법은 센서 네트워크에서 에너지 소비를 줄이기 위한 효과적인 기법중의 하나로 각광 받아왔다. 하지만, 클러스터링 기법은 클러스터의 수와 크기, 데이터전송에 참여하는 노드간의 거리등에 따라 에너지 절감 효과가 달라진다. 따라서 이러한 요인들을 최적화해야 클러스터링에 의한 에너지 절감 효과를 최대화할 수 있다. 본 연구에서는 확률적 최적해 탐색 기법인 유전자 알고리즘을 사용하여 센서 노드의 에너지 소비를 줄일 수 있는 최적의 클러스터를 찾는 것을 목적으로 한다. 유전자 알고리즘은 클러스터를 구성할 수 있는 수많은 경우의 수중에서 최적의 클러스터를 찾기 위해 진화의 과정을 거쳐 탐색을 수행한다. 따라서 진화 과정이 없는 LEACH와 같은 클러스터링 알고리즘보다 효과적일 수 있다. 본 연구에서 제안하는 2차원 염색체 유전자 알고리즘은 염색체내에 존재하는 각 노드에게 고유한 위치정보를 부여함으로써 기존 유전자 알고리즘보다 효율적인 유전자 진화를 수행할 수 있다. 그 결과, 센서 네트워크의 수명을 최대화 할 수 있는 최적의 클러스터를 빠르고 효과적으로 찾을 수 있다.

• 대한전자공학회논문지TC
• /
• 제47권12호
• /
• pp.84-89
• /
• 2010

본 논문에서는 마이크로스트립 사각 개방 루프 이중 Split Ring 공진기를 이용하여 전압 제어 발진기의 위상 잡음 특성을 줄이기 위한 새로운 구조를 제안하였다. 이러한 특성 실현을 위하여 마이크로스트립 사각 개방 루프의 형태를 갖는 사각 형태의 이중 Split Ring 공진기에 대하여 연구하였다. 일반적인 마이크로스트립 선로 공진기뿐만 아니라 위상 잡음 특성을 개선하기 위하여 제안된 마이크로스트립 사각 개방 루프 공진기와 마이크로스트립 사각 개방 루프 Split Ring 공진기와 비교할 경우에도 마이크로스트립 사각 개방 루프 이중 SRR는 더 큰 결합 계수를 갖으며, 이로 인하여 얻을 수 있는 더 높은 Q 값을 통하여 전압 제어 발진기의 위상 잡음을 줄 일 수 있다. 1.7V의 공급 전력을 갖는 전압 제어 발진기는 주파수 조절 범위, 11.74~11.75 GHz에서 -123.2~-122.0 dBc/Hz @ 100 kHz의 위상 잡을 특성을 갖는다. 이 전압 제어 발진기의 Figure Of Merit (FOM)은 동일한 주파수 조절 범위에서 -214.8~-221.7 dBc/Hz @ 100 kHz를 갖는다. 기본적인 마이크로스트립 선로 공진기, 마이크로스트립 사각 개방 루프 공진기와 비교할 경우, 제안된 공진기를 이용한 전압 제어 발진기의 위상 잡음 특성은 각각 26 dB, 10 dB 개선되었다.

• 대한전자공학회논문지TC
• /
• 제47권10호
• /
• pp.36-42
• /
• 2010

FFT(Fast Fourier Transform)는 IEEE 802.22와 같은 여러 무선표준에서 사용되는 OFDM 시스템의 주요 블록 중 하나이다. FFT의 전력소모 감소, 면적감소, 고속동작을 위해 새로운 FFT 아키텍처 개발, twiddle factor 곱셈을 위한 곱셈기의 수나 면적감소, 제어회로의 단순화 등에 초점을 둔 FFT 프로세서의 구현에 관한 연구가 지속적으로 진행되어왔다. FFT의 입력포인트 수 N이 증가함에 따라 $log_2N$ 개의 각 FFT 스테이지 구현에 사용되는 시프트레지스터(또는, 페모리)가 차지하는 비중이 전체 FFT회로의 70%이상이 되며 이러한 메모리들은 FFT의 처음 두 스테이지에 집중되어 두 스테이지의 메모리가 전체 메모리의 75%를 차지한다. 본 논문에서는 OFDM 송신부의 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리 사이즈를 감소시키기 위해 입력변조신호, 파일럿(pilot)신호, 널(null) 신호의 mapping을 IFFT와 결합하는 새로운 기법을 제안한다. Cognitive radio 시스템에 적용하기 위한 2048포인트 IFFT를 제안한 방법으로 설계하고 메모리가 차지하는 면적에서 기존의 방법과 비교하여 38.5%이상의 이득을 가짐을 보인다.

• 대한전자공학회논문지SD
• /
• 제48권12호
• /
• pp.8-14
• /
• 2011

본 논문에서는 이차원 소자 시뮬레이션을 활용하여 주어진 게이트-드레인 간격에서 AlGaN/GaN-on-Si HEMT (high electron mobility transistor) 의 고항복전압 구현을 위한 게이트 전계판의 최적화 구조를 제안하였다. 게이트 전계판 구조를 도입하여 게이트 모서리의 전계를 감소시켜 항복전압을 크게 증가시킬 수 있음을 확인 하였으며, 이때 전계판의 길이와 절연막의 두께에 따라 게이트 모서리와 전계판 끝단에서 전계분포의 변화를 분석하였다. 최적화를 위하여 시뮬레이션을 수행한 결과, 1 ${\mu}m$ 정도의 짧은 게이트 전계판으로도 효과적으로 게이트 모서리의 전계를 감소시킬 수 있으며 전계판의 길이가 너무 길어지면 전계판과 드레인 사이의 남은 길이가 일정 수준 이하로 감소되어 오히려 항복전압이 급격하게 감소함을 보였다. 전 계판의 길이가 1 ${\mu}m$ 일 때 최대 항복전압을 얻었으며, 게이트 전계판의 길이를 1 ${\mu}m$로 고정하고 $SiN_x$ 박막의 두께를 변화시켜본 결과 게이트 모서리와 전계판 끝단에서의 전계가 균형을 이루면서 항복전압을 최대로 할 수 있는 최적의 $SiN_x$ 박막 두께는 200~300 nm 인 것으로 나타났다.

• 대한전자공학회논문지SD
• /
• 제49권6호
• /
• pp.18-24
• /
• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 대한전자공학회논문지SD
• /
• 제45권1호
• /
• pp.50-55
• /
• 2008

본 논문에서는 $0.35-{\mu}m$ CMOS 공정을 이용 $8{\sim}10.9$ GHz 밴드를 갖는 새로운 구조의 LC VCO를 설계 제안하였다. 이 회로 구성은 LC 탱크 기반의 전형적인 NMOS, PMOS cross-coupled 쌍을 병렬로 구성한 새로운 구조로 상보적인 NMOS와 PMOS 꼬리 전류와 같은 MOS cross-coupled쌍과 출력 버퍼로 구성하였다. 본 논문에서 제시한 구조로 설계된 LC VCO는 8GHz에서 10.9GHz까지로 29%의 증가된 튜닝 범위와 6.48mV의 낮은 전력소모를 가지는 것을 확인하였고 이의 core size는 $270{\mu}m{\times}340{\mu}m$, 시뮬레이션을 통한 VCO의 위상잡음은 1MHz와 10MHz offset에서 각각 -117dBc/Hz와 -137dBc/Hz이다. FOM은 10GHz의 중심 주파수으로 부터 1MHz offset에서 -189dBc/Hz를 가진다. 제안한 설계방법은 10Gb/s급의 클럭과 데이터 복원회로 그리고 SONET 통신응용에 매우 유용하다.