• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.109-111
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• 2020

본 논문에서는 ESS용 전류원 Dual-Active-Bridge 컨버터의 저 부하 및 고 부하에서의 효율 향상을 위한 하이브리드 스위칭 알고리즘을 제안하고자 한다. 전류원 DAB 컨버터는 인터리브 구조를 이용하여 배터리 단의 입력 전류 리플을 저감할 수 있고, 전력 변환 효율 개선을 위한 다양한 제어 변수를 도입할 수 있는 등의 장점으로 인해 DC 마이크로그리드에서 ESS용 절연형 양방향 DC/DC 컨버터로 주목받고 있다. 그러나 전류원 DAB에서 종래의 전력 제어 방법인 펄스폭 변조 방식과 위상천이가 결합된 방법 (PWM plus Phase Shift, PPS)의 경우 저 부하 조건에서 높은 피크 전류로 인해 도통 손실이 크며, 펄스폭 변조 방식과 이중 위상천이가 결합된 방법(PWM plus Dual Phase Shift, PPDPS)의 경우 고 부하 조건에서 영전압 스위치 영역이 좁아져 효과적이지 않다. 따라서 본 논문에서는 2차 측의 펄스폭과 위상천이를 독립적으로 제어하는 하이브리드 스위칭 알고리즘을 통해 순환전류를 감소시키고 영전압 스위치 영역을 확장시켜 저 부하 및 고 부하 모두에서 효율을 향상시키고자 한다. 1-kW급 전류원 DAB 컨버터 시작품을 통해 제안된 하이브리드 스위칭 알고리즘의 효율성과 타당성을 검증한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.127-129
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• 2004

모바일 컴퓨팅 장비에서 전송 데이터를 압축해 송수신하는 데이터의 양을 줄임으로써 궁극적으로는 통신에 사용되는 전력 소모를 줄일 수 있다. 본 논문에서는 이 기법을 활용하여 한글 데이터를 에너지 효율적으로 전송하는 기법을 제안한다. 제안하는 알고리즘은 한글의 표기 단위인 2 바이트 단위로 데이터를 압축하며 한글의 표기상의 특성을 활용하는 장점이 있다. 실험 결과 제안하는 알고리즘은 다양한 한글 데이터에 대해서 평균적으로 압축 효율을 약 5% 가량 증가시킨다. 이와 함께 제안하는 알고리즘은 실행 시에 사용하는 에너지가 비교적 적어 기존 알고리즘에 비해 한글을 보다 에너지 효율적인 방식으로 압축해 전송함으로써 모바일 장비의 소모 전력 측면의 효율을 증가시킬 수 있다.

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2008년도 학술대회 1부
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• pp.280-285
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• 2008

ZigBee는 저전력 저속 근거리 무선 통신 프로토콜로서 센서 네트워크에 많은 적용이 되는 프로토콜이다. ZigBee가 PAN을 구성하는 방법은 Beacon Enabled PAN과 Non Beacon Enabled PAN의 두 가지가 존재 한다. Non Beacon Enabled PAN에서 데이터 전송방식은 End-Device가 원하는 시점에 Active 상태에 진입하여 데이터를 보내는 방법으로 저전력을 지원한다. 그러므로 Router는 End-Device가 데이터를 보내는 시간을 정확히 알 수 없게된다. 이런 문제를 해결하기 위해서 Router는 항상 Active 상태로 존재해야 한다. 이로 인해 Non Beacon Enabled PAN을 사용하는 센서 네트워크에서 Router는 별도의 상시 전원을 공급 받아야한다. 그러나 Non Beacon Enabled PAN의 ZigBee Router가 건전지와 같은 한정적인 전력 공급원을 가지게 되는 상황에서는 안정적인 네트워크 구축이 불가능하게 된다. 본 논문에서는 이를 해결하기 위해서 PAN Time을 통한 네트워크 동기화를 사용한 저전력 알고리즘을 제안한다. End-Device는 PAN Time을 사용하여 PAN의 동기화를 수행하며, PAN Time을 통해 Router의 저전력 진입을 지원한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.2119.1_2120.1
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• 2009

UWB(Ultra Wide Band)는 차세대 무선통신 기술로 무선 디지털펄스라고도 한다. GHz대의 주파수를 사용하면서도 초당 수천~수백만 회의 저출력 펄스로 이루어진 것이 큰 특징이다[1]. 기존 무선통신 기술의 양대 축인 IEEE 802.11과 블루투스 등에 비해 속도와 전력소모 등에서 월등히 앞서고 있으며, SoC(System on a Chip)의 저전력 구현에 대한 연구가 활발히 진행되고 있다. OFDM은 크게 FFT(Fast Fourier Transform) 블록, Interpolation /decimation 필터 블록, 비터비 블록, 변복조 블록, 등화기 블록 등으로 구성된다. 고속 시스템에서는 대역효율성이 우수한 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 사용하고 있으며, OFDM 전송방식은 직렬로 입력되는 데이터 열을 병렬 데이터 열로 변환한 후에 부반송파에 실어 전송하는 방식이다. 이와 같은 병렬화와 부반송파를 곱하는 동작은 IFFT와 FFT로 구현이 가능한데, FFT 블록의 구현 비용과 전력소모를 줄이는 것이 핵심사항이라고 할 수 있다. 기존논문에서는 OFDM용 FFT 구조로 단일버터플라이연산자 구조, 파이프라인 구조, 병렬구조 등의 여러 구조가 제안되었다[2]. 본 논문에서는 Radix-8 FFT 알고리즘 기반의 New partial Arithmetic 저전력 FFT 구조를 제안하였다. 제안한 New partial Arithmetic 저전력 FFT구조는 곱셈기 대신 병렬 가산기를 이용 하여 지금까지 사용되는 FFT 구조보다 전력소모를 줄일 수 있음을 보였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권8호
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• pp.763-767
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• 2008

본 논문에서는 모바일 환경에서의 3D 그래픽 처리에 효과적인 고성능/저전력의 CORDIC 구조를 구성하기 위하여 각도 기반 검색(ABS)과 스케일링 효과를 고려한 검색(SCS)과 같은 두 가지 오프라인 벡터링 방법을 제안하고 이를 통해 연산의 반복횟수를 줄이는 알고리즘을 개발한다. ABS 알고리즘은 3차원 벡터를 두 각으로 표현하고 이를 검색의 기준으로 삼았고, SCS 알고리즘은 단위 벡터를 기준으로 하여 벡터 회전 시에 최소의 반복 연산만으로도 원하는 회전을 수행할 수 있는 최적의 기본각 회전 시퀀스를 오프라인으로 미리 검색하여 적용한다 본 논문에서 제안하는 ABS, SCS 알고리즘을 통해 지연을 각각 50% 감소시킬 수 있었으며, 이와 함께 voltage scaling 기술을 적용하여 전력 소모를 크게 감소시킬 수 있음을 논의한다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• 전자공학회지
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• 제24권12호
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• pp.79-90
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• 1997

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (D)
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• pp.267-272
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• 2007

최근 인터넷의 발달과 더불어, 멀티미디어 네트워크 서비스가 크게 활성화됨에 따라서 해당 정보를 저장하는 저장 장치의 크기가 기하급수적으로 늘고 있으며, 서버에서의 전력 소모 문제가 큰 이슈로 대두되었다. 서버 구성 요소 중에 디스크와 같은 저장장치가 전력 소모에 큰 부분을 차지하고 있으며, 이를 감소시키기 위해 디스크는 여러 모드를 지원하며, 그 중 저전력 모드에서 소비되는 전력이 다른 모드에 비해서 훨씬 적다. 본 논문에서는 클러스터 비디오 서버에서 최대한 많은 디스크를 저전력 모드로 동작하게 하는 캐슁(caching) 기법을 제안한다. 제안하는 기법은 클러스터 별로 캐쉬를 할당하여, 할당된 캐쉬 크기에 따라서 각 클러스터에서 소모되는 디스크 이용률과 전력을 분석한다. 이에 기반하여, 전체 클러스터에서 소모되는 전력을 최소화하는 새로운 캐슁 알고리즘을 제안하며 시뮬레이션을 통해 해당 기법의 효용성을 분석한다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.255-258
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• 2000

본 논문에서는 효율적인 면적의 저전력 FIR 필터를 제안한다. 제안된 필터는 6 비트 8 탭의 구조를 갖는PRML(Partial-Response Maximum Likelihood) 디스크드라이브 read channel용 FIR 필터이다 제안된 구조는 병렬연산 구조를 채택하고 있으며 네 단의 파이프라인 구조를 가지고 있다. 곱셈을 위하여 부스 알고리즘이 사용되며 압축기를 이용하여 덧셈을 수행한다. 저전력을 위해 CMOS 패스 트랜지스터를 사용하였으며 면적을 줄이기 위해 single-rail 로직을 사용하였다 제안된 구조를 0.65㎛ CMOS 공정을 이용하여 설계하였으며1.88 × 1.38㎟의 면적을 차지하였고 HSPICE 시뮬레이션 결과 3.3V의 공급전압에서 100㎒로 동작시 120㎽의 전력을 소모한다. 제안된 구조는 기존의 구조들에 비해 약 11%의 전력이 감소했으며 약 33%의 면적이 감소하였다.