• Journal of KIISE:Computer Systems and Theory
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• v.26 no.10
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.148-149
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• 2017

본 논문에서는 인덕턴스가 작은 BLDC 전동기에서 상전환 시에 나타나는 토크 리플을 저감하는 기법을 제안한다. BLDC 전동기의 홀센서 신호전환 시점에서 상전류를 예측하고 이 전류가 지령치에 미치지 못할 경우 지령전류를 보정하여 스위칭의 듀티비를 새로 계산한다. 제안된 기법은 실험으로 검증된다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.9
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• pp.1928-1934
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• 2009

This paper proposes a power management scheme for sensor nodes in wireless sensor networks based on sensor node operating system supporting the sensor transparency, which can turn off the sensors when the MCU is in sleep mode. We classify the sensors in two types, that is, event sensors and polling sensors, to be able to decide whether the sensor is a type of sensors whose power supply can be turned off or not, and we design a new scheduler to support recognition of those different types of sensors. Implementing and evaluation of the scheduler and the power manager supporting sensor transparency are shown based on Nano-Q+.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.

• Journal of the Korea Society of Computer and Information
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• v.7 no.2
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• pp.79-86
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• 2002

This paper presents a low power scheduling and allocation algorithm for multiple supply voltage. The proposed supply voltage scheduling algorithm determines the control step to execute a possible the operation experimentally using another supply voltage level. Also, the switching activity using component library. and the supply voltage allocation method uses the graph coloring technique for low power, the proposed algorithm Proves the effect through various high level benchmark examples to adopt a multiple supply voltage scheduling algorithm for low power.

• Annual Conference of KIPS
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• 2014.04a
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• pp.37-39
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• 2014

최근 무선 통신 및 반도체 기술이 발전하면서 다양한 응용 분야에서 센서를 활용하는 시스템이 증가하는 추세이다. 이러한 센서 시스템은 전력 공급이 제한적이고 저전력 전원 공급 장치를 사용하기 때문에 불안정한 전력 공급 상황에서 시스템의 비정상 종료 시 데이터의 무결성을 보장할 수 없는 문제가 있다. 이를 해결하기 위해 시스템 내부에 추가 전원 장치를 제공하거나 비휘발성 메모리에 연산장치를 추가하는 등의 방안이 제안되었지만, 이는 물리적, 비용적 오버헤드를 초래한다. 본 논문에서는 이러한 오버헤드를 최소화하면서 센서 시스템의 신뢰성을 높이는 방안을 제시한다. 제안하는 방법을 ARM 프로세서와 FPGA를 기반으로 구현하고 그 효용성을 검증하였다.

• Annual Conference of KIPS
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• 2017.04a
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• pp.262-265
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• 2017

IoT 환경에서 사용되는 프로토콜 중 IETF의 CoRE 워킹 그룹에서 채택한 IoT 프로토콜 CoAP가 표준으로 사용되고 있으며 IoT 인증 프로토콜에 대한 연구도 활발하게 이루어지고 있다. CoAP 프로토콜은 저전력, 저용량 메모리 등의 제한된 환경에서 IoT 센서 디바이스들 간의 통신을 지원한다. CoAP 프로토콜은 안전성을 제공하기 위해 DTLS와 함께 사용되는데, 점점 경량화 되어가는 IoT 환경에서 오버헤드가 존재하는 DTLS에 대해 개선되어야 할 사항들이 존재한다. 이를 개선하기 위해 DTLS의 문제점을 해결하기 위한 여러 연구들이 진행되고 있으며, 본 논문에서는 LESS 인증기법을 분석하고 이를 기반으로 보다 향상된 효율성을 제공하는 기법을 제안한다.

• Annual Conference of KIPS
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• 2003.05b
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• pp.1421-1424
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• 2003

무선 ad-hoc 네트워치 환경이란 유선망 하부구조를 갖지 않고 이동 호스트들만으로 구성되는 임시적 네트워크 환경을 말한다. 이러한 환경에서는 저대역폭 저전력, 잦은 오류 등의 특성에도 불구하고 이동 호스트들이 라우팅 기능을 수행해야 하므로, 보다 효율적인 라우팅 프로토콜이 요구된다. 본 논문에서는 무선 ad-hoc 네트워크 환경에서 이동 호스트들이 라우팅을 위한 주기적 라우팅 정보 방송을 하지 않도록 하면서 경로를 필요로 하는 호스트가 자발적으로 경로를 찾는 과정을 시작하여 하나 이상의 경로 응답을 밭고 그 중에서 하나의 경로를 선택하도록 하는 프로토콜을 제안한다. 경로 응답을 받은 나머지 경로는 예비경로가 되어, 라우팅 역할을 하는 이동 호스트들의 이동으로 데이터 전송 경로가 실패하는 경우에 빠른 경로 재 설정을 가능하게 한다. 이러한 기법은 데이터의 송수신 패턴이 지역성을 갖는 경우에 매우 유용한 기법이다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.1
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• pp.115-120
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• 2013

There are lots of vulnerability and chance to be attacked in wireless sensor networks, which has many applications. Among those attacks, sybil attack is to generate a lot of false node and to inject false information into networks. When a user uses such false information without recognizing the attack, there might be a disaster. Although authentication method can be used to protect such attack, the method is not a good choice in wireless sensor networks, where sensor nodes have a limited battery and low power. In this paper, we propose a novel method to detect sybil attack with a little extra overhead. The proposed method use the characteristics that there is a weak connection between a group of normal nodes and a group of false nodes. In addition, the method uses energy aware routing based on random routing and adds a little information into the routing. Experimental results show that the proposed method detects false node by more than 90% probability with a little energy overhead.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.33A no.5
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• pp.212-221
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• 1996

A CMOS comparator is designed for low voltage and low power operations. The proposed comparator consists of a preadmplifier followed by a regenerative latch. The preasmplifier reduces the power consumption to a half with the power-down mode and the dynamic offsets of the latch, which is affected by each device mismatch, is statistically analyzed. The circuit is designed and simulated using a 0.8.mu.m n-well CMOS process and the dissipated power is 0.16mW at a 20MHz clock speed based on a 3V supply.