• 전자공학회논문지D
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• 제36D권1호
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• pp.38-46
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• 1999

본 논문에서는 0.25${\mu}m$ T형 게이트 P-HEMT의 제작 및 특성 평가를 하였고, 제작된 P-HEMT를 X-밴드용 3단 MMIC 저잡음 증폭기 설계에 응용하였다.제작된 P-HEMT의 DC 특성은 최대 외인정 전달 컨덕턴스가 400mS/mm이고, 최대 드레인 전류는 400mA/mm이었다. RF 및 잡음 특성은 전류 이등 차단 주파수($f_T$)가 65GHz이고, 주파수 9GHz에서 최소 잡음 지수는 0.7dB, 관련 이득은 14.8dB이었다. 이때의 바이어스 조건은 Vds가 2V이고, Ids는 60%Idss이었다. 저잡음 증폭기 설계에 있어서, 회로 Topology는 인덕턴스 직렬 궤환(Series Feedback)으로 쇼토 스터브(Short Stub)를 사용하였다. 이때 최적의 쇼트 스터브 길이를 찾기 위해, 직렬 궤환에 의한 잡음 지수와 이득 특성, 그리고 안정성에 대한 영향을 조사하였다. 설계된 회로의 특성은 주파수 8.9-9.5GHz에서 이득이 33dB이상, 잡음 지수가 1.2dB이하, 그리고 입출력 반사 계수가 각각 15dB와 14dB이하로 우수한 성능을 보였다. 따라서 제작된 소자가 고이득 X-밴드용 저잡음 증록기에 매우 적합한 소자임을 확인할 수 있었다.

• 한국항해항만학회지
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• 제28권3호
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• pp.213-219
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• 2004

본 논문에서는 1,452∼l,492 MHz L-Band 대역의 위성 DAB 수신기를 위한 저잡음증폭기를 입ㆍ출력 반사계수와 전압정재파비를 개선하기 위하여 평형증폭기 형태로 설계 및 제작하였다. 저 잡음증폭기는 GaAs FET소자인 ATF-10136을 사용한 저 잡음증폭단과 MMIC 소자인 VNA-25을 사용한 이득증폭단을 하이브리드 방식으로 구성하였으며, 최적의 바이어스를 인가하기 위하여 능동 바이어스 회로를 사용하였다. 적용된 능동 바이어스 회로는 소자의 펀치오프전압($V_P$)과 포화드래인 전류($I_{DSS}$)의 변화에 따라 주어진 바이어스 조건을 만족시키기 위해 소스 저항과 드래인 저항의 조절이 필요없다. 즉, 능동 바이어스 회로는 요구된 드래인 전류와 전압을 공급하기 위해 게이트-소스 전압($V_{gs}$)을 자동적으로 조절한다. 저잡음증폭기는 바이어스 회로와 RF 회로를 FR-4기판 위에 제작하였고, 알류미늄 기구물에 장착하였다. 제작된 저잡음증폭기는 이득 32 dB, 이득평탄도 0.2 dB, 0,95 dB 이하의 잡음지수, 입ㆍ출력 전압정재파비는 각각 1.28, 1.43이고, $P_{1dB}$ 는 13 dBm으로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.696-697
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• 2016

본 논문은 5.25-GHz BiCMOS 저 잡음 증폭기를 위한 바이어스 회로를 제안한다. 이러한 회로는 1볼트 전원에서 동작하며, 저전압 및 저전력으로 동작하도록 설계되어 있다. 제안한 회로는 $0.18{\mu}m$ SiGe HBT BiCMOS로 설계하였다. 이러한 회로는 밴드 갭 참조회로 (band-gap reference circuit)를 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.824-825
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• 2015

본 논문은 차량 레이더용 24-GHz/77-GHz 이중 대역 CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전압 전원 공급에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계하였다. 제안한 회로는 TSMC $0.13-{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 전체 칩 면적을 줄이기 위해 가능한한 많은 부분에 실제 수동형 인덕터 대신 전송선을 이용하였다. 제안한 회로는 최근 발표된 연구결과에 비해 높은 전압 이득, 낮은 잡음지수 및 작은 칩 크기 특성을 보였다.

• 한국산업정보학회논문지
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• 제6권4호
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• pp.48-53
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• 2001

TMT-2000 기지국용 3단 저잡음 증폭기를 설계하고 제작한다. 첫째 단에서의 증폭소자는 잡음특성이 좋은 GaAs HJ-FET를 사용하고, 둘째 및 셋째 단에는 이득과 출력전압이 높은 값을 갖도록 하기 위해 모노리딕(monolithic) 마이크로웨이브 집적회로를 사용한다. 또한 입력 정재파비를 낮추기 위해서 평형증폭기를 사용하는데, 이 평형증폭기의 위상차로 인한 잡음지수를 최소화하기 위해서 첫째 단에만 제한적으로 사용한다. 제작된 증폭기는 동작 주파수에서 이득 39.74$\pm$0.4dB, 최대잡음지수 0.97dB, 입.출력 정재파비 1.2 이하 및 OIP$_3$ 특성은 38.17dBm을 나타낸다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.702-703
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• 2016

본 논문은 차량 단거리 레이더용 고 이득 24-GHz CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전압 전원 공급에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계하였다. 제안한 회로는 TSMC $0.13-{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 제안한 회로는 최근 발표된 연구결과에 비해 높은 전압이득 및 낮은 잡음지수 특성을 보였다.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.17-21
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• 2010

본 연구에서는 초 광대역에서 적용 가능한 저위상 잡음 PLL의 구조개선, 회로 보완, 설계 및 구현 방법 개선 등을 통해 초 광대역에서 저위상 잡음 특성을 갖는 PLL을 분석하고 성능 요구 규격을 만족하는 PLL 구현에 대해 소개하였다. 먼저 에질런트사의 ADS(Advanced Designed System)를 이용한 시뮬레이션을 통해 초 광대역 시스템용 PLL의 파워 특성, 위상잡음, 하모닉 특성 등을 분석하였고 분석 결과를 요구 규격과 비교하였다. 이를 토대로 저위상 잡음을 갖는 PLL을 구현하였다. 성능 측정결과를 통해 제시한 요구 규격을 만족 시키는 PLL의 구현을 확인하였다. 본 PLL은 초 광대역을 사용하는 서비스의 트랜시버에 유용하게 쓰일 것이다.

• 한국전자파학회논문지
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• 제21권9호
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• pp.1045-1049
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• 2010

본 논문에서는 2.4 GHz 대역에 적용할 수 있는 초 저전력 저잡음 증폭기를 TSMC 0.18 ${\mu}m$ RF CMOS 공정을 이용하여 설계하였다. 높은 이득과 낮은 전력 소모를 만족하기 위해서 전류 재사용 기법을 사용하였으며, subthreshold 영역에서 문턱 전압보다 낮은 바어이스 전압을 인가함으로써 초 저전력 특성을 구현하였다. 설계된 저잡음 증폭기는 2.4 GHz에서 13.8 dB의 전압 이득과 3.4 dB의 잡음 지수 특성을 나타냈으며, 0.9 V의 공급 전압으로 0.7 mA의 전류를 소모하여 0.63 mW의 초 저전력을 소모하는 결과를 얻었다. 칩 면적은 $1.1\;mm{\times}0.8\;mm$이다.

• 한국정보통신학회논문지
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• 제23권8호
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• pp.959-965
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• 2019

본 논문에서는 CMOS 65-nm 공정을 이용하여 위성 통신 시스템에서 Ka-band를 지원하기 위한 저잡음 증폭기를 설계하였다. 제안된 저잡음 증폭기는 고이득 모드와 저이득 모드로 구성되어있으며, 입력신호의 크기에 따라 이득을 제어하도록 설계하였다. 전력소모를 줄이기 위해 회로 전체의 공급전압을 1 V 이하로 제한하였으며, 인버터 구조의 이득제어 회로에 대해 기술하였다. 제작된 회로의 크기를 줄이기 위해 3D EM 시뮬레이터를 사용하였으며, 패드를 포함하며 $0.33mm^2$의 면적을 갖는다. 제작된 증폭기는 3 dB 대역폭에서 -7 dB의 이득제어 범위를 가지며 반사계수는 고이득 모드에서 -6 dB, 저이득 모드에서 -15 dB 미만으로 측정되었다.

• 한국컴퓨터산업학회논문지
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• 제4권4호
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• pp.433-442
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• 2003

통신 시스템의 성능은 여러 가지 요구 조건을 고려하여 측정되어져야 한다. 이러한 목적으로 잡음 발생기는 주어진 특성을 갖는 잡음 신호를 생성하는데 사용되어진다. 최근의 연구에서 잡음 모델이 복잡한 PSD를 갖는 경우 DCT를 이용한 잡음 발생기가 기존의 잡음 발생기보다 우수한 성능을 보였다. 본 논문에서는 DCT 기반 잡음 발생기에서 DCT를 제외한 회로의 면적을 줄일 수 있는 구조와 전력을 최소화시킬 수 있는 구조를 제안한다. 모의실험에서 면적을 최소화하기 위한 구조는 61-64%의 면적을 줄였으며, 전력을 고려한 구조에서는 88-89%정도의 전력소모를 감소를 예측할 수 있다.