• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.35-35
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• 2001

디지털 통신시스템의 오류정정을 위한 길쌈부호의 대표적인 복호방식인 비터비 복호기는 사용되는 시스템의 사양에 따라서 그리고 복호기의 복호 아키텍처에 따라서 다양한 방식으로 설계할 수 있다. 본 논문에서는 이러한 다양한 설계방법들 중에서 가장 효율적인 복호기의 설계구조를 결정해서 자동으로 원하는 사양에 맞는 비터비 복호기의 VHDL 모델을 생성해내는 자동생성기를 제시한다. 자동생성된 VHDL 모델을 이용하면 설계 초기단계에서 필요한 시간을 단축시킬 수 있다. 자동생성기는 설계영역 내에서 복호기의 설계크기와 복호속도를 비교해서 여러 가지 설계 아키텍처들 중에서 가장 최적인 것으로 판단되는 설계사양을 결정할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.349-351
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• 2002

XML문서를 작성하는데 있어서 그 규칙이나 DTD에 익숙하지 않은 개발자에게 구문 지향 편집기는 효율적인 환경을 제공해 준다. 이러한 구문 지향 편집기를 생성하는 도구로서 Synthesizer Generator등이 잘 알려져 있는데, 사용자는 Synthesizer Generator를 위해 구문 지향 편집기 생성 정보 표현 언어인 SSL(Syntheizer Specification Language)을 직접 작성해야 한다. 본 연구는 웹 문서 표준인 XML 구문 지향 편집기를 자동 생성하기 위한 방법을 제안한다. 제안된 방법은 입력된 XML DTD를 AST 형태로 변경하여DAG(Directed Acyclic Graph)를 추출하는 DAG 변환기, 생성된 DAG를 SSL로 변환하기 위한 DAG 핸들러와 SSL 변환기 모듈 그리고 변환된 SSL을 이용해 XML 구문 지향 편집기를 자동 생성하기 위한 Synthesizer Generator 사창을 포함한다. SSL 변환기는 SSL문서를 자동 생성하기 위한 모듈로서 추상 구문변환 모듈 역 파싱(Unparsing scheme)모듈 변형 규칙(Transformation rule) 표현 모듈로 구성된다. 사용자는 SSL변환기와 Synthesizer Generator의 사용을 통해 SSL을 직접 코딩해야 하는 노력과 불필요한 학습시간을 줄이고 빠르고 정확한 XML 구문 지향 편집기를 생성하므로 효율적인 XML 문서 작성할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2010.06b
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• pp.136-139
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• 2010

실시간 시스템에서는 계산 결과의 논리적 정확성과 결과가 산출되는 시간의 정확성을 요구한다. 이러한 요구사항을 지원하기 위해 UCI Dream Lab에서 제안한 적시 서비스 능력을 보장하는 실시간 객체인 TMO 객체를 토대로 자동 코드 생성기의 설계를 제시한다. 기존의 모델 기반 개발방법론은 시스템을 추상화하고 그 모델을 상세화 과정을 거쳐 구현에 필요한 정보를 갖게 되고, 이를 바탕으로 자동으로 코드를 생성 할 수 있게 된다. 기존의 도구들은 표준 UML을 사용하고, 표준 UML은 시간 제약 조건을 기술하는 방법을 제공하지 않기 때문에 이에 따라 개발된 실시간 시스템 코드 자동 생성기는 완전한 코드를 생성하지 못한다. 본 논문에서는 실시간 시스템 개발에 모델 기반 개발방법론을 적용하기 위해 TMO객체를 이용하여 기존 UML 모델의 구조 모델과 행위 모델에 실시간 특성을 추가해 확장하고 확장된 모델을 토대로 자동 코드 생성기의 설계를 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.277-284
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• 2001

Viterbi algorithm is widely used in digital communication system for FEC(forward error correction). Each communication systems based on the Viterbi algorithm use specific Viterbi decoder which has different code parameter values. Even if Viterbi decoder has the same code parameters, it can be varied by the design architecture adopted. We propose the parameterized VHDL model generator for the efficiency of the design. It makes it possible to achieve shorter design time and lower design cost. The model generator searches the design space available and finds out the optimal design point to generate a decoder model.

• Proceedings of the Korea Multimedia Society Conference
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• 2000.11a
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• pp.125-128
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• 2000

인터넷 중심의 정보화 사회가 되면서 기존의 문서는 대부분 전자 문서로 대치되어 가고 있다. 전자 문서간의 호환과 표준화를 위하여 XML(eXtensible Markup Language)이 웹 문서의 표준으로 지정되었으나, 현재까지 사용되고 있는 문서들이 XML 형태의 문서가 아니므로 이를 수동으로 변환해야 하는 어려움이 있다. 본 논문에서는 규칙기반 분서 분류기(Rule-Based Document Classifier)를 설계하여 다양한 형태의 문서를 자동으로 분류하고 그룹화한다. 그룹화된 문서를 이용하여 자동으로 DTD(Document Type Definition)를 생성하고, 자동 생성된 DTD를 이용하여 XML 형태의 문서로 자동 변환할 수 있는 자동 XML 변환기를 제시한다. 이러한 방법은 문서들을 자동으로 분류하고, 문서의 행태에 변화가 있을 때에도 유사한 문서로 분류할수 있을 뿐만 아니라 문서를 재분류할 때 DTD의 중복 생성을 줄일 수 있는 등의 장점을 갖는다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.550-552
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• 2001

최근 인터넷상에서 DTD 기반의 XML 문서가 문서의 교환의 목적으로 사용되어 B2B 상에서 XML문서의 사용이 증가하고 있다. 그러나 DTD는 데이터 타입이 제한적이고 사용자가 원하는 형태를 정의하여 사용할 수 없기 때문에 좀더 유연하고, 재사용이 가능만 스키마를 B2B 상에서 표준으로 이용을 하게 되었다. 스키마는 객체 지향적이기 때문에 새로운 타입을 선언 시 기존의 데이터와 타입을 이용하여 확장 또는 제한을 하여 재사용성이 뛰어나다. 그러나 기존의 스키마 자동 생성기는 사용자가 바라는 최적화 코드가 아니고 스키마의 장점인 모듈화가 전혀 되어 있지 않아, 재사용을 할 수가 없다. 따라서 본 논문에서는 기존 자동 생성기의 단점을 극복하여 문서를 XML 스키마로 변환할 때 모듈화가 되고, 재사용이 가능만 코드를 만들 수 있도록 자동 변환기를 설계하며, 기존의 변환기가 사용자 시점에서 사용하기가 어렵고, 복잡만 인터페이스를 가지고 있기 때문에 이를 사용하기 쉽게 단순화하고 DTD와 스키마를 다양만 외양으로 볼 수 있는 스타일(Style) 에디터를 첨가하여 변환기를 구성한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10b
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• pp.202-204
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• 2001

본 논문에서는 GUI(Graphical User Interface)를 사용하여 사용자가 상호 작용적으로 도형 언어(visual language)의 문법을 기술함으로서 자동으로 공간 파서를 생성하는 공간 파서 생성기 SPG(Spatial falser Generator)의 구현에 대하여 논한다. 본 시스템의 장점은 다음과 같다. (1) 사용자가 도형 언어의 문법을 정의하고 실제로 파싱하고 싶은 도형 언어를 입력하는데 사용되는 도형 에디터를 가지고 있다. (2) 사용자가 도형을 이용하여 대략적인 문법을 자동으로 생성한 뒤, 수정하여 최종적인 문법을 정의하도록 한다. (3) 제약 해소기(Constraint solver)를 가지고 있어서 파싱된 도형 언어들이 그 생성 규칙에 쓰여져 있는 제약을 유지한다.

• Journal of KIISE:Software and Applications
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• v.31 no.2
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• pp.224-234
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• 2004

An XML document processor should process the XML documents according to their purposes and semantics. It is very hard to automatically generate an XML document processor with DTD, because it does not provide the semantic information. In this paper, we introduce an XML document processor generator and a method for specifying semantics using the object-oriented attribute grammar. The XML document processor generator will reduce costs and efforts in developing XML document processors.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.599-602
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• 2014

본 논문은 FBDtoVerilog 변환기의 correctness 검증을 지원하는 시나리오 생성기에 대해 소개한다. 현재 원자력 발전소의 제어기는 PLC 를 이용하여 개발되고 있지만, 최근 FPGA 를 이용한 제어기 개발의 필요성이 증가하고 있다. 우리는 이를 지원하기 위해 PLC 개발에 사용되는 언어인 FBD를 FPGA 에 사용되는 언어인 Verilog 로 자동 변환하는 변환기 FBDtoVerilog 를 개발 하였다. 하지만 원자력 발전소와 같은 안전 필수 시스템은 철저하고 엄격한 검증 과정이 필수 이기 때문에, 우리는 FBDtoVerilog 를 검증할 수 있는 Co-Simulation 환경을 구축하여 검증할 계획을 가지고 있다. Co-Simulation 환경을 위한 첫 번째 단계로 자동화된 시나리오 생성기를 개발 하였다. 개발된 시나리오 생성기는 도메인 특징을 반영한 시나리오를 생성할 수 있고, 무한한 개수의 시나리오를 자동으로 생성할 수 있는 장점을 가지고 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.4
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• pp.73-79
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• 2007

In this paper the proposed transactor is customized and a generator which roles of automatically generating the transactor according to DUT(Design Under Test)'s input and output is implemented. The customized transactor is designed by rearranging the signals of depending on DUT and transactor protocol which consists of signals of the PCI interface between host computer and FPGA(Field Programmable Gate Array). The implemented automatic generator of transactor generates a Verilog code of transactor by adding DUT's information about input and output ports. Performance and normal working of the generated transactor has been verified by experiments with some verified hardware IPs. Also, an efficiency of the transactor has been verified by comparing with user's manually designed transactor and generated transactor. Moreover, the generator's flexibility has been verified for DUT's information of variable input and output. In case of using the implemented generator, a design time of transactor is reduced.